单环Δ-Σ调制器、锁相环及芯片制造技术

本发明专利技术公开了一种单环Δ

【技术实现步骤摘要】
单环
Δ
‑
Σ
调制器、锁相环及芯片


[0001]本专利技术是关于模拟集成电路领域，特别是关于一种单环Δ
‑
Σ调制器、锁相环及芯片。

技术介绍

[0002]在模拟集成电路领域，分数锁相环的应用十分广泛，比如：在一个芯片系统中，分数锁相环可以给系统提供一种或多种频率的时钟信号；在无线通信收发机中，分数锁相环用于为收发机系统产生干净的本振信号。分数锁相环的分数分频功能主要是通过Δ
‑
Σ调制器控制多模分频器的分频比的方式来实现的。从相位域的角度上看，相当于调制器输出的量化噪声，进行了累加，即：
[0003][0004]e
acc
[n]为量化误差的累加(相当于Δ
‑
Σ调制器的量化噪声经过多模分频器后的结果)，x、y为Δ
‑
Σ调制器的输入和输出，M为调制器的模数，对于N bit输入位宽，M＝2
N
。
[0005]Δ
‑
Σ调制器内部存在若干个积分器，相当于每一级内都存在信号累加后给入下一级。当Δ
‑
Σ调制器的量化精度提高，也就是输入位宽较大(一般当N超过20bit)时，锁相环输出频谱上会出现明显的游移杂散，即在频谱上出现一个或者多个以相对低频的速度左右移动的杂散信号。
[0006]在调制器的输出经过多模分频器的累加作用，以及多模分频器和电荷泵非线性的影响，就会在锁相环输出频谱上出现明显的游移杂散，游移杂散会影响分数锁相环的性能，尤其是在雷达等系统应用中。
[0007]公开于该
技术介绍
部分的信息仅仅旨在增加对本专利技术的总体背景的理解，而不应当被视为承认或以任何形式暗示该信息构成已为本领域一般技术人员所公知的现有技术。

技术实现思路

[0008]本专利技术的目的在于提供一种单环Δ
‑
Σ调制器、锁相环及芯片，其能够消除游移杂散，同时能够更好的优化了锁相环的带内噪声，减小了锁相环非线性的设计压力。
[0009]为实现上述目的，本专利技术的实施例提供了一种单环Δ
‑
Σ调制器，包括：至少三个积分器、至少三个乘法器、第一加法器、比特量化器、第二加法器、在z域传输函数为H1(z)的第一量化噪声反馈环路和在z域传输函数为H2(z)的第二量化噪声反馈环路。
[0010]各积分器依次设置且后一个积分器的输入端与前一个积分器的输出端相连；各所述积分器的输出端均与相应的乘法器的输入端相连；各所述乘法器的输出端均与第一加法器的输入端相连；所述比特量化器的输入端与第一加法器的输出端相连；模拟输入信号和比特量化器的反馈信号经第二加法器处理而输出的信号为第一个积分器的输入信号。
[0011]在z域传输函数为H1(z)的第一量化噪声反馈环路与比特量化器的输出端、比特量
化器的输入端以及第二个积分器的输出端相连，以将比特量化器产生的量化误差信号经传输函数H1(z)处理后叠加至第二个积分器的输出端以消除分数锁相环的游移杂散。
[0012]在z域传输函数为H2(z)的第二量化噪声反馈环路与比特量化器的输出端、比特量化器的输入端以及第三个积分器的输出端相连，以将比特量化器产生的量化误差信号经传输函数H2(z)处理后叠加至第三个积分器的输出端以消除分数锁相环的游移杂散。
[0013]所述传输函数H1(z)和H2(z)均可用来表达。
[0014]在本专利技术的一个或多个实施例中，所述第一量化噪声反馈环路在z域传输函数为H1(z)＝2z
‑1(1
‑
z
‑1)且第二量化噪声反馈环路在z域传输函数为H2(z)＝0、所述第一量化噪声反馈环路在z域传输函数为H1(z)＝1
‑
z
‑1且第二量化噪声反馈环路在z域传输函数为H2(z)＝2z
‑1、或者所述第一量化噪声反馈环路在z域传输函数为H1(z)＝2z
‑1(1
‑
z
‑1)且第二量化噪声反馈环路在z域传输函数为H2(z)＝2z
‑2。
[0015]在本专利技术的一个或多个实施例中，所述第一量化噪声反馈环路包括相连的第一触发器和第一微分器，所述第一触发器在z域传输函数为2z
‑1，所述第一微分器在z域传输函数为1
‑
z
‑1。
[0016]在本专利技术的一个或多个实施例中，所述第一量化噪声反馈环路包括第二微分器，所述第二微分器在z域传输函数为1
‑
z
‑1，所述第二量化噪声反馈环路包括第二触发器，所述第二触发器在z域传输函数为2z
‑1。
[0017]在本专利技术的一个或多个实施例中，所述第一量化噪声反馈环路包括相连的第三微分器和第三触发器，所述第三微分器在z域传输函数为1
‑
z
‑1，所述第三触发器在z域传输函数为2z
‑1，所述第二量化噪声反馈环路包括相连的第四触发器和第五触发器，所述第四触发器在z域传输函数为z
‑1，所述第五触发器在z域传输函数为2z
‑1。
[0018]在本专利技术的一个或多个实施例中，所述第一量化噪声反馈环路还包括第三加法器和第四加法器，所述比特量化器的输入端和输出端与第三加法器的输入端相连，所述第二个积分器的输出端与第四加法器的输入端相连，所述第四加法器的输出端与第三个积分器的输入端相连，所述第四加法器用于将经传输函数2z
‑1(1
‑
z
‑1)、1
‑
z
‑1或2z
‑1(1
‑
z
‑1)处理后得到的信号与第二个积分器的输出信号进行叠加。
[0019]在本专利技术的一个或多个实施例中，所述第一量化噪声反馈环路还包括第三加法器和第四加法器，所述比特量化器的输入端和输出端与第三加法器的输入端相连，所述第二个积分器的输出端与第四加法器的输入端相连，所述第四加法器的输出端与第三个积分器的输入端相连，所述第四加法器用于将经传输函数1
‑
z
‑1或2z
‑1(1
‑
z
‑1)处理后得到的信号与第二个积分器的输出信号进行叠加；
[0020]所述第二量化噪声反馈环路还包括第五加法器，所述第五加法器的输入端与第三个积分器的输出端相连，所述第五加法器的输出端与第三个乘法器的输入端相连，所述第五加法器用于将经传输函数2z
‑1或2z
‑2处理后得到的信号与第三个积分器的输出信号进行叠加。
[0021]在本专利技术的一个或多个实施例中，所述乘法器设置有三个且增益系数分别为2、1.5和0.5。
[0022]本专利技术还公开了一种锁相环，包括所述的单环Δ
‑
Σ调制器。
[0023]本专利技术还公开了一种芯片，包括所述的锁相环。
[0024]与现有技术相比，根据本实施例的单环Δ
‑
Σ调制器、锁相本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种单环Δ
‑
Σ调制器，其特征在于，包括：至少三个积分器，各所述积分器依次设置且后一个积分器的输入端与前一个积分器的输出端相连；至少三个乘法器，各所述积分器的输出端均与相应的乘法器的输入端相连；第一加法器，各所述乘法器的输出端均与第一加法器的输入端相连；比特量化器，所述比特量化器的输入端与第一加法器的输出端相连；第二加法器，模拟输入信号和比特量化器的反馈信号经第二加法器处理而输出的信号为第一个积分器的输入信号；在z域传输函数为H1(z)的第一量化噪声反馈环路，与比特量化器的输出端、比特量化器的输入端以及第二个积分器的输出端相连，以将比特量化器产生的量化误差信号经传输函数H1(z)处理后叠加至第二个积分器的输出端以消除分数锁相环的游移杂散；在z域传输函数为H2(z)的第二量化噪声反馈环路，与比特量化器的输出端、比特量化器的输入端以及第三个积分器的输出端相连，以将比特量化器产生的量化误差信号经传输函数H2(z)处理后叠加至第三个积分器的输出端以消除分数锁相环的游移杂散；所述传输函数H1(z)和H2(z)均可用来表达。2.如权利要求1所述的单环Δ
‑
Σ调制器，其特征在于，所述第一量化噪声反馈环路在z域传输函数为H1(z)＝2z
‑1(1
‑
z
‑1)且第二量化噪声反馈环路在z域传输函数为H2(z)＝0、所述第一量化噪声反馈环路在z域传输函数为H1(z)＝1
‑
z
‑1且第二量化噪声反馈环路在z域传输函数为H2(z)＝2z
‑1、或者所述第一量化噪声反馈环路在z域传输函数为H1(z)＝2z
‑1(1
‑
z
‑1)且第二量化噪声反馈环路在z域传输函数为H2(z)＝2z
‑2。3.如权利要求1所述的单环Δ
‑
Σ调制器，其特征在于，所述第一量化噪声反馈环路包括相连的第一触发器和第一微分器，所述第一触发器在z域传输函数为2z
‑1，所述第一微分器在z域传输函数为1
‑
z
‑1。4.如权利要求1所述的单环Δ
‑
Σ调制器，其特征在于，所述第一量化噪声反馈环路包括第二微分器，所述第二微分器在z域传输函数为1
‑
z
‑1，所述第二量化噪声反馈环路包括第二触发器，所述第二触发器在z域传输函数为...

【专利技术属性】
技术研发人员：王超勋，唐立田，李晔，
申请(专利权)人：泛升云微电子苏州有限公司，
类型：发明
国别省市：