增量型模拟数字转换器与使用其的电路系统技术方案

本发明专利技术实施例提供一种增量型模拟数字转换器，其存储性的第一级非延迟组件收到的第二重置信号的结束时点(由逻辑真变成逻辑伪)相较于其他组件收到的第一重置信号的结束时点多出一个以上的频率周期(即，存储性的第一级非延迟组件的重置时间较其他组件来得久)，以借此避免存储性的第一级非延迟组件的输出会有过冲或突波。本发明专利技术的增量型模拟数字转换器能够在内部组件有低电压摆幅限制的情况下，仍维持不错的信号噪声失真比。维持不错的信号噪声失真比。维持不错的信号噪声失真比。

【技术实现步骤摘要】
1的最终性能。不过，如果I
‑
ADC 1的内部摆幅受到实际电路的限制，则信号噪声失真比(SNDR)将降低。特别是在有低电压摆幅的情况下，例如，以图1的I
‑
ADC 1为例，无限制摆幅的情况下，SNDR可达95.5dB，但在摆动极限为正负0.8伏特的情况下，SNDR只有83dB，且将数字输出信号VD进行快速傅立叶变换(FFT)后，可以看出谐波失真非常明显。

技术实现思路

[0008]根据本专利技术的目的，本专利技术实施例提出一种增量型模拟数字转换器(I
‑
ADC)，其包括转换电路与重置信号处理模块。转换电路用于实现增量型模拟数字转换，并包括多个积分器模块与反馈器模块。重置信号处理模块电连接所述转换电路，用于接收第一重置信号，并根据所述第一重置信号产生第二重置信号，其中所述第一重置信号与所述第二重置信号的启动时点相同，但所述第二重置信号的结束时点较所述第一重置信号的结束时点多出了一个以上的频率周期。所述多个积分器模块中的第一级积分器模块被所述第二重置信号重置，以及所述多个积分器模块的其他级积分器模块与所述反馈器模块被所述第一重置信号重置。
[0009]在本专利技术一个实施例，所述增量型模拟数字转换器为两级积分器模块的增量型模拟数字转换器，且所述其他级积分器模块包括第二级积分器模块。
[0010]在本专利技术一个实施例，所述的增量型模拟数字转换器，更包括第一权重加法器模块、第二权重加法器模块、限幅器、量化器与权重减法器模块，其中：所述第一级积分器模块接收与积分第一信号，以产生第二信号；所述第一权重加法器模块电连接所述第一级积分器模块，对所述第二信号与模拟输入信号进行权重相加，以产生第三信号；所述第二级积分器模块电连接所述第一权重加法器模块，接收与积分第三信号，以产生第四信号；所述第二权重加法器模块电连接所述第二级积分器模块，对所述第四信号、所述第二信号与所述模拟输入信号进行权重相加，以产生第五信号；所述限幅器电连接所述第二权重加法器模块，接收与限幅所述第五信号，以产生第六信号；所述量化器电连接所述限幅器，对所述第六信号进行量化，以产生数字输出信号；所述反馈器模块电连接所述量化器，接收数字数字输出信号，以产生反馈信号，其中所述反馈信号为根据所述数字输出信号产生的延迟信号；以及所述权重减法器模块，电连接所述反馈器模块与所述第一级积分器模块，对所述模拟输入信号与所述反馈信号进行权重相减，以产生所述第一信号。
[0011]在本专利技术一个实施例，所述第二重置信号的结束时点较所述第一重置信号的结束时点多出了一个频率周期。
[0012]在本专利技术一个实施例，所述重置信号处理模块包括OR门与转移函数单元，所述OR门电连接所述第一积分器模块与所述转移函数单元，所述转移函数单元的转移函数为(1/z)，用于将所述第一重置信号延迟一个频率周期后输出给所述OR门，所述OR门对所述第一重置信号与延迟一个频率周期的所述第一重置信号进行OR运算，以产生所述第二重置信号。
[0013]在本专利技术一个实施例，所述第一积分器模块中的转移函数单元的转移函数为z/(z
‑
1)。
[0014]在本专利技术一个实施例，所述第二积分器中的转移函数单元的转移函数为z/(z
‑
1)。
[0015]在本专利技术一个实施例，所述第二积分器中的转移函数单元的转移函数为1/(z
‑
1)。
[0016]根据本专利技术的目的，本专利技术实施例提出一种增量型模拟数字转换器(I
‑
ADC)，其包括用于实现增量型模拟数字转换的转换电路与重置信号处理模块。转换电路包括多个存储性组件，所述多个存储性组件包含存储性的第一级非延迟组件。重置信号处理模块用于接收来第一重置信号，并根据所述第一重置信号产生第二重置信号，其中所述第一重置信号与所述第二重置信号的启动时点相同，但所述第二重置信号的结束时点较所述第一重置信号的结束时点多出了一个以上的频率周期。所述存储性的第一级非延迟组件被所述第二重置信号重置，以及所述其他存储性组件被所述第一重置信号重置。
[0017]根据本专利技术的目的，本专利技术实施例提出一种电路系统，其包括信号获取装置、前述的I
‑
ADC与处理装置，其中所述I
‑
ADC电连接所述信号获取装置与处理装置。
[0018]综上所述，本专利技术实施例提供的增量型模拟数字转换器在重置后，第一级积分器模块(存储性的第一级非延迟组件)不会有过冲或突波，因此，可以在内部摆幅有限制的情况下，仍可以维持不错的SNDR。
[0019]为了进一步理解本专利技术的技术、手段和效果，可以参考以下详细描述和附图，从而可以彻底和具体地理解本专利技术的目的、特征和概念。然而，以下详细描述和附图仅用于参考和说明本专利技术的实现方式，其并非用于限制本专利技术。
附图说明
[0020]通过下面结合附图对实施例的详细描述，可以更全面地理解本专利技术，其中：
[0021]图1是现有技术的I
‑
ADC的功能模块的示意图；
[0022]图2是I
‑
ADC的操作状态的示意图；
[0023]图3是现有技术的I
‑
ADC的信号波形的示意图；
[0024]图4是本专利技术实施例的I
‑
ADC的功能模块的示意图；
[0025]图5是本专利技术实施例的I
‑
ADC的第一级积分器模块收到的第二重置信号与I
‑
ADC的第一重置信号的信号波形的示意图；以及
[0026]图6是本专利技术实施例的I
‑
ADC的信号波形的示意图。
[0027]图式中所标示的符号说明如下：1、2增量型模拟数字转换器；11第一级积分器模块；111、131、171开关；112、132、172、191转移函数单元113、123、15限幅器；12、14权重加法器模块；121、122、141～143、181、183放大器；123、144加法器；13第二级积分器模块；16量化器；17反馈器模块；18权重减法器模块；181减法器；19重置信号处理模块；192OR门；31过冲或突波；RST第一重置信号；RST＇第二重置信号；T
RST
、T
RST＇
工作期间；V0～V5信号；V
A
模拟输入信号；V
D
数字输出信号；V
F
反馈信号。
具体实施方式
[0028]现在将详细参考本专利技术的示范实施例，其示范实施例会在附图中被绘示出。在可能的情况下，在附图和说明书中使用相同的组件符号来指代相同或相似的部件。另外，示范实施例的做法仅是本专利技术的设计概念的实现方式的一者，下述的该等示范皆非用于限定本专利技术。
[0029]本专利技术实施例提供一种增量型模拟数字转换器，其存储性的第一级非延迟组件收到的第二重置信号的结束时点(由逻辑真变成逻辑伪)相较于其他组件收到的第一重置信
号的结束时点多出一个以上本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种增量型模拟数字转换器，其特征在于，所述增量型模拟数字转换器包括：转换电路，用于实现增量型模拟数字转换，包括多个积分器模块与反馈器模块；以及重置信号处理模块，用以接收第一重置信号，并根据所述第一重置信号产生第二重置信号，其中所述第一重置信号与所述第二重置信号的启动时点相同，但所述第二重置信号的结束时点较所述第一重置信号的结束时点多出了一个以上的频率周期；其中所述多个积分器模块中的第一级积分器模块被所述第二重置信号重置，以及所述多个积分器模块的其他级积分器模块与所述反馈器模块被所述第一重置信号重置。2.如权利要求1所述的增量型模拟数字转换器，其特征在于，其中所述增量型模拟数字转换器为两级积分器模块的增量型模拟数字转换器，且所述其他级积分器模块包括第二级积分器模块。3.如权利要求2所述的增量型模拟数字转换器，其特征在于，所述增量型模拟数字转换器更包括第一权重加法器模块、第二权重加法器模块、限幅器、量化器与权重减法器模块，其中：所述第一级积分器模块接收与积分第一信号，以产生第二信号；所述第一权重加法器模块电连接所述第一级积分器模块，对所述第二信号与模拟输入信号进行权重相加，以产生第三信号；所述第二级积分器模块电连接所述第一权重加法器模块，接收与积分第三信号，以产生第四信号；所述第二权重加法器模块电连接所述第二级积分器模块，对所述第四信号、所述第二信号与所述模拟输入信号进行权重相加，以产生第五信号；所述限幅器电连接所述第二权重加法器模块，接收与限幅所述第五信号，以产生第六信号；所述量化器电连接所述限幅器，对所述第六信号进行量化，以产生数字输出信号；所述反馈器模块电连接所述量化器，接收数字输出信号，以产生反馈信号，其中所述反馈信号为根据所述数字输出信号产生的延迟信号；以及所述权重减法器模块，电连接所述反馈器模块与所述第一级积分器模块，对所述模拟输入信号与所述反馈信号进行权重相减，以产生所述第一信号。4.如权利要求1所述的...

【专利技术属性】
技术研发人员：谢仲铭，
申请(专利权)人：新唐科技股份有限公司，
类型：发明
国别省市：