集成电路制造技术

本公开涉及一种集成电路包括至少一个第一存储器区块、至少一个第二存储器区块以及焊垫配置区。第一存储器区块以及第二存储器区块分别设置在集成电路的两侧，其中第一存储器区块以及第二存储器区块的每一个包括具有三维架构的存储单元阵列。第一存储器区块以及第二存储器区块并对称焊垫配置区以进行设置。焊垫配置区中设置多个焊垫，焊垫分别电性耦接至第一存储器区块以及第二存储器区块。一存储器区块以及第二存储器区块。一存储器区块以及第二存储器区块。

【技术实现步骤摘要】
集成电路


[0001]本公开是有关于一种集成电路，且特别是有关于一种可降低布局面积的集成电路。

技术介绍

[0002]在现有的
中，在存储器芯片中，焊垫配置区总是被设置在集成电路的边缘。这样的设置方式，当集成电路中具有多个存储器区块时，为了使焊垫可以与相距较远的存储器区块产生电性耦接，常需要利用传输导线，以复杂的绕线方式通过一个相对长的跑线路径来完成。这样一来，集成电路常需要额外设置一个区域来容置这些传输导线，造成布局面积的增加。并且，过长的传输导线也常提供多余的寄生电阻，传输导线间也形成多余的寄生电容。这些寄生效应也会使得传输导线上所传输的信号及电源质量下降，影响到集成电路的表现度。
[0003]公开内容
[0004]本公开的至少一实施例中，提供多种集成电路，可减短焊垫与存储器区块间的传输导线的长度，降低集成电路的布局面积，并提升信号的传输效益。
[0005]本公开的一实施例中，集成电路包括至少一个第一存储器区块、至少一个第二存储器区块以及焊垫配置区。第一存储器区块以及第二存储器区块分别设置在集成电路的两侧，其中至少一个第一存储器区块以及至少一个第二存储器区块的每一个包括具有三维架构的存储单元阵列。至少一个第一存储器区块以及至少一个第二存储器区块并对称焊垫配置区以进行设置。焊垫配置区中设置多个焊垫，焊垫分别电性耦接至第一存储器区块以及第二存储器区块。
[0006]本公开的另一实施例中，集成电路包括相邻的两个第一存储器区块以及相邻的两个第二存储器区块以及焊垫配置区。第一存储器区块以及第二存储器区块分别设置在集成电路的两侧。第一存储器区块以及第二存储器区块的每一个包括具有三维架构的存储单元阵列以及介于存储单元阵列以及第一存储器区块间的最短间距。焊垫配置区设置在第一存储器区块以及第二存储器区块间，其中多个焊垫设置在焊垫配置区中并分别电性耦接至第一存储器区块以及第二存储器区块。
[0007]基于上述，本公开的诸多实施例中集成电路通过使第一存储器区块以及第二存储器区块对称于焊垫配置区来进行配置，以使第一存储器区块以及第二存储器区块可以与焊垫配置区中相邻的焊垫进行电性耦接。如此一来，焊垫与第一存储器区块以及第二存储器区块间连接的传输导线的长度，可以有效的被减小。且不需要设置额外的布局区域，来进行传输导线的设置，可有效降低所需的布局区域的面积。
附图说明
[0008]图1为本公开一实施例的集成电路的示意图。
[0009]图2为本公开另一实施例的集成电路的示意图。
[0010]图3为图2实施例的存储器区块210、230的局部放大图。
[0011]图4为本公开实施例的集成电路中的存储器区块的剖面图。
[0012]图5为本公开明实施例的集成电路中的存储器区块与焊垫配置区的位置关系的示意图。
[0013]图6A以及图6B分别为本公开实施例的集成电路的控制电路与焊垫的耦接关系的不同实施方式的示意图。
[0014]图7A以及图7B分别为本公开实施例的集成电路的不同实施方式的示意图。
[0015]附图标记说明
[0016]100、200、500、701、702：集成电路
[0017]110、120、210、220、230、240、400、510～540、710～780：存储器区块
[0018]130、250、550、790：焊垫配置区
[0019]211、221、231、241、411：地址译码电路
[0020]212、222、232、242：存储单元阵列
[0021]213、223、233、243、413、521～541：感测电路
[0022]214、224、234、244、514～544、610：控制电路
[0023]401：导电层
[0024]402：叠层结构
[0025]404：第一材料
[0026]412：电荷储存结构
[0027]420：垂直通道结构
[0028]426、426t、426b：导体层
[0029]D1：长度
[0030]D2：距离
[0031]EXT：延伸部
[0032]MA：存储单元阵列
[0033]MC1：存储单元群
[0034]MT1～MTN：金属层
[0035]PD：焊垫
[0036]SC：阶梯结构
[0037]VIA1～VIAN、CNT：连接结构
具体实施方式
[0038]请参照图1，图1为本公开一实施例的集成电路的示意图。集成电路100包括存储器区块110、120以及焊垫配置区130。存储器区块110、120分别设置在集成电路100的两侧上，并对称焊垫配置区130来进行设置。具体来说明，焊垫配置区130可位于集成电路100的中心部位。
[0039]焊垫配置区130中具有多个焊垫PD。焊垫PD通过多条传输导线，以分别与存储器区块110以及120电性耦接。在本实施例中，焊垫PD可以为输入输出焊垫(I/O Pad)。焊垫PD的每一个，可作为传输信号或电源电压的传输介质。
[0040]另外，在本实施例中，存储器区块110以及120可具有相同的电路架构，并对称的布局在焊垫配置区130的两侧。通过这样的布局方式，存储器区块110以及120皆可与焊垫配置区130相邻。存储器区块110以及120与对应的焊垫PD间，可以利用多条传输导线，在不进行绕线的情况下，完成存储器区块110以及120与对应的焊垫PD间的电性耦接动作。也就是说，存储器区块110以及120与对应的焊垫PD间的传输导线的长度可以有效的减小，可降低传输导线所需的布局面积，并可降低传输导线的等效电阻，提升传输信号以及电源电压的传输效益。
[0041]以下请参照图2，图2为本公开另一实施例的集成电路的示意图。集成电路200包括存储器区块210、220、230、240以及焊垫配置区250。存储器区块210以及220设置在集成电路200的相同的第一侧边上，存储器区块230以及240设置在集成电路200的相同的第二侧边上。焊垫配置区250则设置在上述的第一侧边以及第二侧边间。也就是说，存储器区块210以及230对称于焊垫配置区250，存储器区块220以及240也对称于焊垫配置区250。
[0042]此外，存储器区块210包括地址译码电路211、存储单元阵列212、感测电路213以及控制电路214；存储器区块220包括地址译码电路221、存储单元阵列222、感测电路223以及控制电路224；存储器区块230包括地址译码电路231、存储单元阵列232、感测电路233以及控制电路234；存储器区块240包括地址译码电路241、存储单元阵列242、感测电路243以及控制电路244。在本实施例中，存储器区块210、220、230以及240具有相同的电路架构。
[0043]以在本实施例中，以存储器区块210为例，存储单元阵列212为三维架构的存储单元阵列。也就是说本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种集成电路，包括：至少一个第一存储器区块以及至少一个第二存储器区块，分别设置在该集成电路的两侧，其中该至少一个第一存储器区块以及至少一个第二存储器区块的每一个包括具有三维架构的一存储单元阵列；以及一焊垫配置区，其中该至少一个第一存储器区块以及该至少一个第二存储器区块对称该焊垫配置区以进行设置，该焊垫配置区中设置多个焊垫，这些焊垫分别电性耦接至该至少一个第一存储器区块以及该至少一个第二存储器区块。2.根据权利要求1所述的集成电路，其中该至少一个第一存储器区块以及该至少一个第二存储器区块的每一个包括：一地址译码电路，用于提供一地址信号；该存储单元阵列，根据该地址信号以执行一存取动作；一感测电路，感测该存储单元阵列提供的读出数据，其中该存储单元阵列堆叠在该感测电路上；以及一控制电路，产生一控制信号以控制该存储单元阵列的该存取动作。3.根据权利要求2所述的集成电路，其中该控制电路邻近该焊垫配置区进行设置，并电性耦接对应的这些焊垫。4.根据权利要求2所述的集成电路，其中该控制电路的电源接收端通过多个金属层以及多个连接结构以电性耦接至一电源焊垫，其中这些金属层以及这些连接结构分别交错配置。5.根据权利要求4所述的集成电路，其中该电源焊垫直接连接一第一金属层...

【专利技术属性】
技术研发人员：蔡亚峻，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：