本发明专利技术提供具备可减小面积的下拉电路的半导体装置。下拉电路由耗尽型ＮＭＯＳ晶体管和增强型ＮＭＯＳ晶体管构成，该耗尽型ＮＭＯＳ晶体管的栅极与接地电位连接，该增强型ＮＭＯＳ晶体管的栅极和漏极与耗尽型ＮＭＯＳ晶体管的源极连接，而源极与接地电位连接。耗尽型ＮＭＯＳ晶体管的过驱动电压低至增强型ＮＭＯＳ晶体管的阈值电压，可减小耗尽型ＮＭＯＳ晶体管的尺寸。因而，可减小下拉电路的面积。
【技术实现步骤摘要】
本专利技术涉及在电源接通时及电源电压下降时将规定电路的规定端子固定为低电平的下拉(pulldown)电路。
技术介绍
在半导体装置中，对于需要在电源接通时及电源电压下降时固定 为低电平而防止误动作的内部节点，设置下拉电路，在电源接通时及 电源电压下降时，下拉电路将内部节点固定为低电平。对具有传统下拉电路的半导体装置进行说明。图2是具有传统下 拉电路的半导体装置的概略电路图。下拉电路40具有耗尽(depletion)型NMOS晶体管41 。下拉电 路40具有端子42。耗尽型NMOS晶体管41的栅极和源极与接地端 子连接，漏极经由端子42连接到下拉节点31。另外，为了抑制锁存 (latch)电路20的电源接通及电源电压下降使下拉节点31的电压急 剧升高而瞬间成为高电平的情形，通常在下拉节点31和接地端子之 间还设置电容(未图示)。这里，在电源接通时及电源电压下降时，下拉电路40将下拉节 点31 (锁存电路20的端子24)固定为低电平。另外，耗尽型NMOS 晶体管41将栅极和源极连接到接地端子上，从而具有使漏极电流成 为恒流的特性，因此也作为恒流电鴻"吏用。考虑该恒流的偏差及温度 特性，在设计电路时将耗尽型NMOS晶体管41的阈值电压设计为-0.5V~ - 0.4V左右(例如，参照专利文献l:日本特开2003 - 332892 号公报(图1))。又，作为下拉电路40，有时在下拉节点31与接地端子之间设置高电阻元件(未图示)，而不设置耗尽型NMOS晶体管41。但是，若耗尽型NMOS晶体管41的消耗电流减少，则耗尽型NMOS晶体管41的导通电阻的电阻值增大，耗尽型NMOS晶体管41的L长度会加长。因而，具有耗尽型NMOS晶体管41的下拉电路40的面积增大，半导体装置的面积也会相应地增大。另外，不使用耗尽型NMOS晶体管41而使用高电阻元件时，若高电阻元件的消碎C电流减少，则高电阻元件的电阻值增大，高电阻元件的长度会加长。因而，具有高电阻元件的下拉电路40的面积增大，半导体装置的面积也会相应地增大。
技术实现思路
本专利技术鉴于上述问题构思而成，提供具备可减小面积的下拉电路 的半导体装置。为了解决上述问题，本专利技术提供的半导体装置具备下拉电路，该定为低电平，其特征在于具备所述规定电路和所述下拉电路，该下拉 电路包括耗尽型NMOS晶体管和增强(enhancement)型NMOS晶体 管，该耗尽型NMOS晶体管的栅极上被施加接地电压，该增强型 NMOS晶体管的栅极上被施加基于所述耗尽型NMOS晶体管的源极 电压的电压，在电源接通时及电源电压下降时，使电流在乂人所述规定 端子依次经过所述耗尽型NMOS晶体管及所述增强型NMOS晶体管 的沟道而到接地端子为止的路径上流过，从而将所述规定端子固定为 低电平。(专利技术效果)依据本专利技术的下拉电路，耗尽型NMOS晶体管的过驱动 (overdrive)电压仅降低增强型NMOS晶体管的阈值电压量，可减小 耗尽型NMOS晶体管的尺寸。因而，可减小下拉电路的面积。附图说明图l是具有下拉电路的半导体装置的概略电路图。图2是具有传统下拉电路的半导体装置的概略电路图。 (符号说明)10......下^立电路20......锁存电路具体实施例方式以下，参照附图说明本专利技术的实施方式。首先，就具有下拉电路的半导体装置的结构进行说明。图l是具 有下拉电路的半导体装置的概略电路图。半导体装置具备锁存电路20及下拉电路10。下拉电路10包括耗尽 型NMOS晶体管12及增强型NMOS晶体管11 。锁存电路20具有端子21 -24。下拉电路10具有端子13。锁存电路20的端子24与下拉节点31(锁 存电路20的端子24的节点)连接。耗尽型NM0S晶体管12的栅极与接 地端子连接，源极与增强型NM0S晶体管11的栅极及漏极连接，漏极 经由端子13连接到下拉节点31 。增强型NMOS晶体管11的源极与接地 端子连接。这里，锁存电路20是一个电路例子，是包括有必要在电源接通时 及电源电压下降时固定为低电平而防止误动作的下拉节点31的电路。 下拉电路10在电源接通时及电源电压下降时将下拉节点31固定为低 电平。耗尽型NMOS晶体管12的阔值电压的绝对值高于增强型NMOS 晶体管ll的阈值电压的绝对值。因而，在下拉节点31与增强型NM0S 晶体管11的漏极之间的导通电阻减小，增强型NMOS晶体管11的栅极 电容对下拉节点31的效应增大。增强型NMOS晶体管11的栅极电容的的电压急剧升高而瞬间成为高电平。接着，对半导体装置的动作进4亍说明。节点31的电压会急剧升高。另外，还有电源电压降低时，锁存电路20的动作不稳定，进而下拉节点31的电压不稳 定而成为高电平的情形。这样，增强型NM0S晶体管11的栅极电压及 漏极电压也急剧升高，若增强型NMOS晶体管ll的栅极/源极间电压成 为增强型NMO S晶体管11的阈值电压以上，则增强型NMO S晶体管11 导通。在耗尽型NMOS晶体管12导通的状态下，耗尽型NMOS晶体管 12及增强型NMOS晶体管ll均导通，因此在从下拉节点31依次经过耗 尽型NMOS晶体管12及增强型NMOS晶体管11的沟道而到接地端子为 止的下拉路径中有下拉电流流过，下拉节点31固定为低电平。接着，就耗尽型NMOS晶体管12和增强型NMOS晶体管11的具体 例进行说明。这里，设传统耗尽型NMOS晶体管41及耗尽型NMOS晶体管12的 阈值电压为-0.4V，设增强型NMOS晶体管11的阈值电压为0.2V。在只是传统耗尽型NMOS晶体管41的下拉电路40中，从耗尽型 NMOS晶体管41的栅极电压(0V)减去阈值电压(-0.4V)的值(过 驱动电压值)为0.4V，假设耗尽型NMOS晶体管12的W长度为2(im且L 长度为10(Vm时，流过所希望的下拉电流。在耗尽型NMO S晶体管12及增强型NMO S晶体管11的下拉电路10 中，如果耗尽型NMOS晶体管12的W长度为5^im左右且L长度为lfim左 右，则耗尽型NMOS晶体管12可向增强型NMOS晶体管ll的栅极和漏 极供给0.4V左右。这样，从增强型NMOS晶体管ll的栅极电压(0.4V) 减去阈值电压(0.2V)的值(过驱动电压值)成为0.2V,若增强型NMOS 晶体管ll的W长度为2pm且L长度为5(Hmi左右，则会有所希望的下拉 电流流过。因而，由于耗尽型NMOS晶体管12的W长度为5pm左右且L长度 ljim左右，半导体装置中的耗尽型NMOS晶体管12的面积小。另外， 由于增强型NMOS晶体管ll的L长度为50pm左右而传统耗尽型NMOS 晶体管41的L长度为100(am,因此增强型NMOS晶体管ll面积是传统耗6尽型NMOS晶体管41面积的大致一半。这样，增强型NMOS晶体管ll的过驱动电压降低，在设计电路时 可相应地提高增强型NMOS晶体管11的驱动能力，由于增强型NMOS 晶体管11的L长度缩短，下拉电路10的耗尽型NMOS晶体管12和增强 型NMOS晶体管11的合计面积d 、于只是传统耗尽型NMOS晶体管41的 下拉电路40的面积。因而，半导体装置的面积也相应地减小。另外，在只是传统耗尽型NMOS晶体管41的下拉电路40或只是传 统高电阻元件本文档来自技高网...
【技术保护点】
一种下拉电路，在电源接通时或电源电压下降时将规定电路的规定端子固定为低电平，其中包括： 耗尽型ＮＭＯＳ晶体管，该耗尽型ＮＭＯＳ晶体管的漏极与所述规定端子连接，栅极上被施加接地电压；以及 增强型ＮＭＯＳ晶体管，该增强型ＮＭＯＳ晶体 管的栅极和漏极与所述耗尽型ＮＭＯＳ晶体管的源极连接，该增强型ＮＭＯＳ晶体管的源极与接地电压连接，减小所述耗尽型ＮＭＯＳ晶体管的过驱动电压。
【技术特征摘要】
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【专利技术属性】
技术研发人员：宇都宫文靖，
申请(专利权)人：精工电子有限公司，
类型：发明
国别省市：JP[日本]
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