半导体结构及其制作方法技术

本发明专利技术提供一种半导体结构及其制作方法，涉及半导体领域，解决漏电现象严重的问题，该半导体结构包括：基底，具有若干个字线沟槽以及与各字线沟槽相邻的源/漏极区域；栅极字线，位于字线沟槽内；栅极字线包括依次层叠设置的第一导电层、单导通层和第二导电层，第一导电层位于字线沟槽的底部，栅极字线在字线沟槽的侧壁上的投影与源/漏极区域在字线沟槽的侧壁上的投影具有预设高度的重叠区域，当栅极字线施加电压小于预设电压时，单导通层的电阻大于预设电阻，以使第一导电层和第二导电层不导通。本发明专利技术提供的半导体结构用于增大驱动电流的同时，改善漏电现象。改善漏电现象。改善漏电现象。

【技术实现步骤摘要】
半导体结构及其制作方法


[0001]本专利技术涉及半导体
，尤其涉及一种半导体结构及其制作方法。

技术介绍

[0002]动态随机存储器(Dynamic Random Access Memory，简称DRAM)由多个重复的存储单元组成，每个存储单元通常包括电容结构和晶体管，晶体管的栅极由字线构成，漏极与位线相连、源极与电容结构相连；字线上的电压信号能够控制晶体管的打开或关闭，进而通过位线读取存储在电容结构中的数据信息，或者通过位线将数据信息写入到电容结构中进行存储。
[0003]相关技术中，晶体管的栅极由字线构成，并埋设在基底中的字线沟槽中，基底包括P型衬底和位于P型衬底表层的N型掺杂区，P型衬底中靠近字线沟槽的部分作为晶体管的沟道区域，字线沟槽两侧的N型掺杂区为晶体管的源极区域和漏极区域，栅极字线和源/漏极区域分别在字线沟槽的侧壁上的投影部分会形成重叠区域，当晶体管的栅极字线处于导通状态时，会在该重叠区域吸引电子，该重叠区域越大，源/漏极区域和沟道区的导通电阻越小，晶体管的驱动电流越大。正确
[0004]然而，当晶体管的栅极字线处于关闭状态时，会在该重叠区域形成强电场，吸引隧穿电流，该重叠区域越大，栅诱导漏极泄露(Gate
‑
Induced Drain Ieakage，简称GIDL)漏电的现象越严重。

技术实现思路

[0005]鉴于上述问题，本专利技术实施例提供一种半导体结构及其制作方法，该半导体结构能够增大晶体管的驱动电流的同时，改善GIDL漏电现象，从而提高半导体结构的可靠性。
[0006]为了实现上述目的，本专利技术实施例提供如下技术方案：
[0007]本专利技术实施例第一方面提供一种半导体结构，其包括：基底，具有若干个字线沟槽以及与各字线沟槽相邻的源/漏极区域；栅极字线，位于字线沟槽内；所述栅极字线包括依次层叠设置的第一导电层、单导通层和第二导电层，所述第一导电层位于所述字线沟槽的底部，所述栅极字线在所述字线沟槽的侧壁上的投影与所述源/漏极区域在所述字线沟槽的侧壁上的投影具有预设高度的重叠区域，当所述栅极字线施加电压小于预设电压时，所述单导通层的电阻大于预设电阻，以使所述第一导电层和所述第二导电层不导通。
[0008]如上所述的半导体结构，至少部分所述第二导电层在所述字线沟槽的侧壁上的投影位于所述源/漏极区域在所述字线沟槽的侧壁上的投影内。
[0009]如上所述的半导体结构，所述第一导电层的顶部低于所述源/漏极区域的底部。
[0010]如上所述的半导体结构，所述第二导电层的顶部与所述源/漏极区域的顶部平齐。
[0011]如上所述的半导体结构，所述源/漏极区域在所述字线沟槽侧壁上的投影覆盖所述第二导电层在所述字线沟槽侧壁上的投影。
[0012]如上所述的半导体结构，所述预设电阻为所述第一导电层和所述第二导电层导通
的临界电阻。
[0013]如上所述的半导体结构，所述单导通层包括第一电阻和第二电阻，所述第一电阻大于所述第二电阻，当所述单导通层为导通状态时，所述单导通层的电阻为第二电阻；当所述单导通层为截止状态时，所述单导通层的电阻为第一电阻。
[0014]如上所述的半导体结构，所述单导通层的导通电流为大于等于10
‑4A，导通电压为大于等于1.2V。
[0015]如上所述的半导体结构，所述单导通层为OTS选通材料层。
[0016]如上所述的半导体结构，所述单导通层为碲化硅(SiTe)层。
[0017]如上所述的半导体结构，所述单导通层的厚度为5nm～25nm。
[0018]如上所述的半导体结构，所述单导通层的厚度为15nm。
[0019]如上所述的半导体结构，所述第一导电层和/或所述第二导电层为导电金属层。
[0020]如上所述的半导体结构，所述第一导电层和/或第二导电层为钨(W)层。
[0021]本专利技术实施例提供的半导体结构，至少具有如下优点：
[0022]本专利技术实施例提供的半导体结构，栅极字线包括依次层叠设置的第一导电层、单导通层和第二导电层，其中，第一导电层位于字线沟槽的底部，当单导通层处于导通状态时，第一导电层和第二导电层通过单导通层导通，源/漏极区域与栅极字线的重叠区域会吸引基底中掺杂区的电子，降低源/漏极区域与栅极字线的重叠区域的电阻，从而增大晶体管的驱动电流；而当单导通层处于截止状态时，第一导电层和第二导电层不导通，这样，第二导电层的电压为0v，第二导电层可以明显减小重叠区域的电场强度，改善栅极字线与源/漏极之间发生电子遂穿而形成电流的现象，从而改善GIDL漏电现象。
[0023]本专利技术实施例第二方面还提供一种半导体结构的制作方法，其包括：提供基底，在所述基底上形成若干个字线沟槽以及与各所述字线沟槽相邻的源/漏极区域；在所述字线沟槽中形成第一导电层；在所述第一导电层上形成单导通层；在所述单导通层上形成第二导电层，所述第一导电层、所述单导通层以及所述第二导电层形成栅极字线，所述栅极字线在所述字线沟槽的侧壁上的投影与所述源/漏极区域在所述字线沟槽的侧壁上的投影具有预设高度的重叠区域。
[0024]除了上面所描述的本专利技术实施例解决的技术问题、构成技术方案的技术特征以及由这些技术方案的技术特征所带来的有益效果外，本专利技术实施例提供的半导体结构及其制作方法所能解决的其他技术问题、技术方案中包含的其他技术特征以及这些技术特征带来的有益效果，将在具体实施方式中作出进一步详细的说明。
附图说明
[0025]为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0026]图1为相关技术中半导体结构的结构示意图；
[0027]图2为增大半导体结构中栅极字线与源/漏极区域的重叠区域的高度后，驱动电流与GIDL漏电的关系示意图；
[0028]图3为本专利技术实施例提供的半导体结构的结构示意图；
[0029]图4为本专利技术实施例提供的半导体结构的一种使用状态示意图；
[0030]图5为图3中栅极字线的一种使用状态示意图；
[0031]图6为图3中栅极字线的另一种使用状态示意图；
[0032]图7为本专利技术实施例提供的单导通层在导通和截止状态的电压值和电阻值的关系示意图；
[0033]图8为本专利技术实施例提供的半导体结构的制作方法的流程示意图。
[0034]附图标记：
[0035]100
‑
基底；
[0036]101
‑
字线沟槽；
[0037]102
‑
源/漏极区域；
[0038]200
‑
栅极字线；
[0039]201
‑
第一导电层；
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【技术保护点】

【技术特征摘要】
1.一种半导体结构，其特征在于，包括：基底，具有若干个字线沟槽以及与各所述字线沟槽相邻的源/漏极区域；栅极字线，位于所述字线沟槽内；所述栅极字线包括依次层叠设置的第一导电层、单导通层和第二导电层，所述第一导电层位于所述字线沟槽的底部，所述栅极字线在所述字线沟槽的侧壁上的投影与所述源/漏极区域在所述字线沟槽的侧壁上的投影具有预设高度的重叠区域，当所述栅极字线施加电压小于预设电压时，所述单导通层的电阻大于预设电阻，以使所述第一导电层和所述第二导电层不导通。2.根据权利要求1所述的半导体结构，其特征在于，至少部分所述第二导电层在所述字线沟槽的侧壁上的投影位于所述源/漏极区域在所述字线沟槽的侧壁上的投影内。3.根据权利要求2所述的半导体结构，其特征在于，所述第一导电层的顶部低于所述源/漏极区域的底部。4.根据权利要求2或3所述的半导体结构，其特征在于，所述第二导电层的顶部与所述源/漏极区域的顶部平齐。5.根据权利要求2所述的半导体结构，其特征在于，所述源/漏极区域在所述字线沟槽侧壁上的投影覆盖所述第二导电层在所述字线沟槽侧壁上的投影。6.根据权利要求1所述的半导体结构，其特征在于，所述预设电阻为所述第一导电层和所述第二导电层导通的临界电阻。7.根据权利要求1
‑
3中任一项所述的半导体结构，其特征在于，所述单导通层包括第一电阻和第二电阻，所述第一电阻大于所述第二电阻，当所述单导通层为导通状态...

【专利技术属性】
技术研发人员：刘翔，
申请(专利权)人：长鑫存储技术有限公司，
类型：发明
国别省市：