一种半导体结构的制造方法及半导体结构技术

本公开实施例公开了一种半导体结构的制造方法及半导体结构。所述半导体结构的制造方法包括：提供基底，所述基底包括第一分区和第二分区；在所述基底内形成第一沟槽，所述第一沟槽穿过所述第一分区和所述第二分区；形成覆盖所述第一沟槽内表面的栅介质层；形成第一字线材料层，所述第一字线材料层覆盖所述栅介质层并填充于所述第一沟槽中；执行蚀刻工艺，刻蚀所述第一字线材料层，使得位于所述第二分区的所述第一字线材料层的上表面下降预设距离，同时在位于所述第一分区的所述第一字线材料层上形成第一孔。层上形成第一孔。层上形成第一孔。

【技术实现步骤摘要】
一种半导体结构的制造方法及半导体结构


[0001]本公开涉及半导体
，尤其涉及一种半导体结构的制造方法及半导体结构。

技术介绍

[0002]动态随机存取存储器(DRAM)包括多个重复的存储单元，每个存储单元通常包括电容器和晶体管，字线上的电压信号能够控制晶体管的打开或关闭。随着DRAM特征尺寸不断微缩，字线宽度越来越窄，导致与字线相连的导电结构和字线之间的接触面积越来越小，使得接触电阻较大，且制作工艺难度增加。此外，随着特征尺寸的减小，晶体管的栅极和漏极之间容易产生栅致漏极泄漏(Gate
‑
Induced Drain Leakage，GIDL)效应，进而影响存储器的可靠性。因此，如何优化制作工艺，降低接触电阻和GIDL效应成为目前亟待解决的技术问题。

技术实现思路

[0003]有鉴于此，本公开实施例为解决或改善
技术介绍
中存在的技术问题而提供一种半导体结构的制造方法及半导体结构。
[0004]根据本公开实施例的第一方面，提供了一种半导体结构的制造方法，包括：
[0005]提供基底，所述基底包括第一分区和第二分区；
[0006]在所述基底内形成第一沟槽，所述第一沟槽穿过所述第一分区和所述第二分区；
[0007]形成覆盖所述第一沟槽内表面的栅介质层；
[0008]形成第一字线材料层，所述第一字线材料层覆盖所述栅介质层并填充于所述第一沟槽中；
[0009]执行蚀刻工艺，刻蚀所述第一字线材料层，使得位于所述第二分区的所述第一字线材料层的上表面下降预设距离，同时在位于所述第一分区的所述第一字线材料层上形成第一孔。
[0010]在一些实施例中，执行刻蚀工艺，包括：
[0011]在所述第一字线材料层上形成掩膜层；
[0012]图案化所述掩膜层，在所述第一分区上形成第一开口，在所述第二分区上形成第二开口，所述第二开口的面积大于所述第一开口的面积；
[0013]以所述掩膜层为阻挡，刻蚀所述第一字线材料层，以形成所述第一孔并使位于所述第二分区的所述第一字线材料层的上表面下降预设距离，其中，暴露于所述第一开口的所述第一字线材料层的刻蚀速率小于暴露于所述第二开口的所述第一字线材料层的刻蚀速率。
[0014]在一些实施例中，执行刻蚀工艺，还包括：
[0015]通过控制蚀刻参数，使得所述第一孔底部的轮廓为曲面形状。
[0016]在一些实施例中，执行蚀刻工艺之后，剩余的所述第一字线材料层定义为第一字
线层，所述方法还包括：
[0017]形成第二字线材料层，所述第二字线材料层填充所述第一孔并覆盖所述第一字线层；
[0018]刻蚀所述第二字线材料层，去除位于所述第一分区的所述第二字线材料层，剩余的位于所述第二分区的所述第二字线材料层定义为第二字线层，所述第二字线层的上表面低于位于所述第一分区的所述第一字线层的上表面。
[0019]在一些实施例中，形成所述第二字线层之后，所述方法还包括：
[0020]形成隔离层，所述隔离层填充所述第一沟槽并覆盖所述第一字线层和所述第二字线层；所述隔离层的上表面与所述基底的上表面齐平。
[0021]在一些实施例中，形成所述隔离层之后，所述方法还包括：
[0022]刻蚀所述隔离层，形成第二孔，所述第二孔与所述第一孔连通，继续去除位于所述第一孔内的所述隔离层；
[0023]在所述第二孔和所述第一孔内形成接触结构。
[0024]根据本公开实施例的第二方面，提供了一种半导体结构，包括：
[0025]基底，所述基底包括第一分区和第二分区；
[0026]位于所述基底内的第一沟槽，所述第一沟槽穿过所述第一分区和所述第二分区；
[0027]覆盖所述第一沟槽内表面的栅介质层；
[0028]覆盖所述栅介质层并填充于所述第一沟槽中的第一字线层，其中，位于所述第一分区上方的所述第一字线层的上表面高于位于所述第二分区的所述第一字线层的上表面；
[0029]位于所述第一分区的接触结构，所述接触结构的底部延伸至所述第一字线层内。
[0030]在一些实施例中，所述接触结构的底表面为曲面；和/或，
[0031]沿垂直于所述基底上表面的方向，位于所述第一分区的所述第一字线层的厚度与位于所述第二分区的所述第一字线层的厚度的比值大于1.5；和/或，
[0032]所述接触结构包括接触子部，所述接触子部位于所述第一字线层内；所述接触子部的深宽比范围为0.7
‑
1.65；和/或，
[0033]所述接触结构的底部高于位于所述第二分区的所述第一字线层的上表面；和/或，
[0034]位于所述第二分区的所述第一字线层上表面的面积与所述接触结构在所述第一字线层上表面处的横截面的面积比值为2
×
106至5
×
106。
[0035]在一些实施例中，所述半导体结构还包括：
[0036]第二字线层，所述第二字线层覆盖位于所述第二分区的所述第一字线层，其中，所述第二字线层的上表面低于位于所述第一分区的所述第一字线层的上表面。
[0037]在一些实施例中，所述第二字线层的功函数小于所述第一字线层的功函数。
[0038]本公开实施例提供了一种半导体结构的制造方法，包括提供基底，所述基底包括第一分区和第二分区；在所述基底内形成第一沟槽，所述第一沟槽穿过所述第一分区和所述第二分区；形成覆盖所述第一沟槽内表面的栅介质层；形成第一字线材料层，所述第一字线材料层覆盖所述栅介质层并填充于所述第一沟槽中；执行蚀刻工艺，刻蚀所述第一字线材料层，使得位于所述第二分区的所述第一字线材料层的上表面下降预设距离，同时在位于所述第一分区的所述第一字线材料层上形成第一孔。本公开中首先在基底内形成穿过第一分区和第二分区的第一沟槽，接着在第一沟槽内表面形成栅介质层和覆盖栅介质层并填
充于第一沟槽中的第一字线材料层，接下来，通过刻蚀第一字线材料层，使得位于第二分区的第一字线材料层的上表面下降预设距离，这将方便后续在第二分区的第一字线材料层上方沉积其他导电层形成混合栅极，以缓解栅致漏极泄漏(GIDL)效应，增加饱和电流，提升半导体器件的可靠性；同时在位于第一分区的第一字线材料层上形成第一孔，使得后续在第一分区上形成的接触结构可填充于第一孔内，进而使得接触结构和第一字线层直接接触且接触面积有效增加，可较好地降低接触电阻，增强两者连接的稳定性，进而提升半导体器件的性能。本公开中，通过一步刻蚀工艺，在基底的第一分区和第二分区同时完成不同目的的刻蚀，工艺简化，最终形成的半导体器件的整体性能较高。
[0039]本公开附加的方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本公开的实践了解到。
附图说明
[0040]图1为本公开一实施例的半导体结构的制造方法的流程图；
[0041]图2a至图2h为本公开实施例提供的半导体结构在制造过程本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体结构的制造方法，其特征在于，包括：提供基底，所述基底包括第一分区和第二分区；在所述基底内形成第一沟槽，所述第一沟槽穿过所述第一分区和所述第二分区；形成覆盖所述第一沟槽内表面的栅介质层；形成第一字线材料层，所述第一字线材料层覆盖所述栅介质层并填充于所述第一沟槽中；执行蚀刻工艺，刻蚀所述第一字线材料层，使得位于所述第二分区的所述第一字线材料层的上表面下降预设距离，同时在位于所述第一分区的所述第一字线材料层上形成第一孔。2.根据权利要求1所述的方法，其特征在于，执行刻蚀工艺，包括：在所述第一字线材料层上形成掩膜层；图案化所述掩膜层，在所述第一分区上形成第一开口，在所述第二分区上形成第二开口，所述第二开口的面积大于所述第一开口的面积；以所述掩膜层为阻挡，刻蚀所述第一字线材料层，以形成所述第一孔并使位于所述第二分区的所述第一字线材料层的上表面下降预设距离，其中，暴露于所述第一开口的所述第一字线材料层的刻蚀速率小于暴露于所述第二开口的所述第一字线材料层的刻蚀速率。3.根据权利要求1所述的方法，其特征在于，执行刻蚀工艺，还包括：通过控制蚀刻参数，使得所述第一孔底部的轮廓为曲面形状。4.根据权利要求1所述的方法，其特征在于，执行蚀刻工艺之后，剩余的所述第一字线材料层定义为第一字线层，所述方法还包括：形成第二字线材料层，所述第二字线材料层填充所述第一孔并覆盖所述第一字线层；刻蚀所述第二字线材料层，去除位于所述第一分区的所述第二字线材料层，剩余的位于所述第二分区的所述第二字线材料层定义为第二字线层，所述第二字线层的上表面低于位于所述第一分区的所述第一字线层的上表面。5.根据权利要求4所述的方法，其特征在于，形成所述第二字线层之后，所述方法还包括：形成隔离层，所述隔离层填充所述第一沟槽并覆盖所述第一字线层和所述第二字线层；所述隔离层的上表面与所述基底的...

【专利技术属性】
技术研发人员：刘志拯，
申请(专利权)人：长鑫存储技术有限公司，
类型：发明
国别省市：