一种监控FinFET工艺制程中Fin残留的测试结构制造技术

本实用新型专利技术提供一种监控FinFET工艺制程中Fin残留的测试结构，包括至少两个测试单元；所述测试单元包含第一Fin组、第二Fin组、栅极和第一连接结构；所述第一Fin组与所述第二Fin组形成具有拐角的有源区；所述若干测试单元分为对照测试单元和若干实验测试单元；所述对照测试单元还包括第二连接结构和第三连接结构；所述第三连接结构与所述有源区上距离所述第一Fin组最近的所述第二栅极连接，且与该第二栅极两侧的第二连接结构相连接。通过设置所述对照测试单元及所述若干实验测试单元能直接通过检测漏电流而判定是否存在Fin残留，构造简单，易于制造，适用于有源区拐角位置Fin刻蚀工艺中的残留问题监控，有利于提高产品的良率。率。率。

【技术实现步骤摘要】
一种监控FinFET工艺制程中Fin残留的测试结构


[0001]本技术属于半导体制造及测试
，尤其涉及一种监控FinFET工艺制程中Fin残留的测试结构。

技术介绍

[0002]随着大规模集成电路工艺技术的不断发展，电路的集成度不断提高，当工艺技术节点小于28nm之后，出现了传统平面MOS器件因性能急剧退化而被三维鳍式场效应晶体管（FinFET）逐渐替代的趋势。与平面晶体管相比，FinFET一般包括半导体衬底、氧化层和栅极结构，半导体衬底上形成有凸出结构，氧化层覆盖半导体衬底的表面以及凸出结构侧壁的一部分，凸出结构超出氧化层的部分成为FinFET的鳍（Fin），栅极结构横跨在鳍上并覆盖鳍的顶部和侧壁，栅极结构包括栅介质层和位于栅介质层上的栅电极。对于FinFET，鳍（Fin）的顶部以及两侧的侧壁与栅极结构相接触的部分都成为沟道区，即具有多个栅，有利于增大驱动电流，改善器件性能。
[0003]在半导体结构中，将包括Fin的区域定义为有源区。在FinFET工艺制程中，有源区的形成是一个比较复杂的过程，先形成全局的Fin，然后将不需要的Fin刻蚀掉然后形成有源区。在实际的芯片结构中，有源区具有四边形、L形、U形。在L形或U形有源区的拐角的地方，Fin刻蚀过程由于光学临近效应，容易有一些光刻胶、底部抗反射涂层（Bottom Anti
‑
Reflection Coating，BARC）等材料的残留，造成拐角的Fin刻蚀不干净的现象发生，最终导致邻近晶体管漏电等问题，而目前并没有相关的手段对该问题进行监控，无法对该生产工艺进行监控及指导，一定程度上造成集成了电路生产过程中的良率损失。
[0004]因此目前十分需要研究一种监控FinFET工艺制程中Fin残留的测试结构，能够适用于监控是否存在Fin刻蚀不干净的现象，适用于对FinFET工艺制程进行监控及指导，实现进一步提高良率的目的。

技术实现思路

[0005]本技术是为解决上述现有技术的全部或部分问题，本技术提供了一种监控FinFET工艺制程中Fin残留的测试结构，适用于通过电学测试监控FinFET工艺制程中是否存在Fin残留的现象。
[0006]本技术提供的一种监控FinFET工艺制程中Fin残留的测试结构，包括至少两个测试单元；所述测试单元包含第一Fin组、第二Fin组、栅极和第一连接结构； 所述第一Fin组和所述第二Fin组分别包含若干Fin；所述第一Fin组的所有Fin部分经过刻蚀形成刻蚀区，所述第一Fin组与所述第二Fin组形成具有拐角的有源区；所述栅极分为第一栅极与第二栅极；所述第一栅极与所述第一连接结构分别横跨所述第一Fin组和所述第二Fin组的所有Fin；所述第二栅极横跨所述第一Fin组的所有Fin以及所述刻蚀区；所述若干测试单元分为对照测试单元和若干实验测试单元；所述对照测试单元还包括第二连接结构和第三连接结构；所述第二连接结构横跨所述第二Fin组的所有Fin，所述第三连接结构与所述有源
区上距离所述第一Fin组最近的所述第二栅极连接，且与该第二栅极两侧的第二连接结构相连接。所述对照测试单元用于排除所述有源区上的连接结构到衬底的漏电问题。通过设置所述对照测试单元能够对照预设漏电流标准以排除连接结构到衬底的漏电问题，进而对同样包含所述刻蚀区的所述实验测试单元进行电学测试，如存在漏电流超过预设标准则能快速判定导致漏电是所述刻蚀区存在Fin残留，通过测量漏电流即可直观的反映有源区的拐角的地方是否存在Fin刻蚀不干净的情况，为有效监控FinFET工艺制程中Fin残留提供了可行方案，有利于产品良率的进一步提高。
[0007]所述若干实验测试单元包含第一单元；所述第一单元还包括从所述有源区沿所述第二栅极延伸方向延长通过所述刻蚀区的第四连接结构。通过测量所述第一单元是否存在漏电流，能够进一步认定漏电流的通路：是Fin残留和第四连接结构之间的漏电通道，同时说明Fin残留的高度过高，不符合工艺标准，利于评估Fin残留的严重程度，相应指导工艺改进。
[0008]所述若干实验测试单元包含第二单元；所述第二单元还包括第五连接结构和第六连接结构；所述第五连接结构从所述有源区沿所述第二栅极延伸方向延长通过所述刻蚀区；所述第六连接结构与所述刻蚀区中距离所述第一Fin组最近的所述第二栅极连接，并与该第二栅极两侧的所述第五连接结构连接。所述刻蚀区中所述第五连接结构与所述第六连接结构接触的地方经过了制造所述第五连接结构与所述第六连接结构的两道刻蚀工艺，其刻蚀的深度更深，对所述第二单元进行电学测试，所测量得到的漏电流能更好地反应Fin刻蚀不干净造成的漏电问题。
[0009]所述第六连接结构为栅极接触孔。
[0010]所述若干实验测试单元包含第三单元；所述第三单元还包括横跨与所述刻蚀区中距离所述第一Fin组最近的所述第二栅极的第七连接结构。通过第三单元的设置，当测量到所述第三单元的漏电流超过标准时，可以认定漏电流的通路：是Fin残留和所述刻蚀区中的第七连接结构之间的漏电通道，同时说明Fin 残留的高度过高，不符合工艺标准，利于评估Fin残留的严重程度，相应指导工艺改进。
[0011]所述第七连接结构为栅极接触孔。
[0012]所述第一连接结构和所述第二连接结构为有源区接触孔。
[0013]所述第三连接结构为栅极接触孔。
[0014]与现有技术相比，本技术的主要有益效果：
[0015]本技术的一种监控FinFET工艺制程中Fin残留的测试结构，构造简单，易于制造，能够方便快捷进行电学测试，适用于FinFET工艺生产过程中L形或U形有源区拐角位置Fin刻蚀工艺中的残留问题监控。通过设置所述对照测试单元及所述实验测试单元能直接通过检测漏电流而判定是否存在Fin残留，确定Fin刻蚀工艺的有效性，还能够通过对所述若干实验测试单元进行电学测试，进一步判断评估出现Fin残留问题的具体情况，对FinFET工艺中的Fin刻蚀工艺起指导作用，有利于进一步提高产品的良率，推动产品的性能与质量的提升。
附图说明
[0016]图1为本技术实施例一的对照测试单元和实验测试单元侧视示意图。
[0017]图2为本技术实施例一的对照测试单元和实验测试单元的俯视示意图。
[0018]图3为本技术实施例二的第二单元侧视示意图。
[0019]图4为本技术实施例二的第二单元俯视示意图。
[0020]图5为本技术实施例二的第三单元侧视示意图。
[0021]图6为本技术实施例二的第三单元俯视示意图。
具体实施方式
[0022]下面将对本技术具体实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本技术的一部分实施例，而不是全部的实施例。基于本技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本技术保护的范围。
[0023]本技术的上述和本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种监控FinFET工艺制程中Fin残留的测试结构，其特征在于：包括至少两个测试单元；所述测试单元包含第一Fin组、第二Fin组、栅极和第一连接结构；所述第一Fin组和所述第二Fin组分别包含若干Fin；所述第一Fin组的所有Fin部分经过刻蚀形成刻蚀区，所述第一Fin组与所述第二Fin组形成具有拐角的有源区；所述栅极分为第一栅极与第二栅极；所述第一栅极与所述第一连接结构分别横跨所述第一Fin组和所述第二Fin组的所有Fin；所述第二栅极横跨所述第一Fin组的所有Fin以及所述刻蚀区；所述测试单元分为对照测试单元和若干实验测试单元；所述对照测试单元还包括第二连接结构和第三连接结构；所述第二连接结构横跨所述第二Fin组的所有Fin，所述第三连接结构与所述有源区上距离所述第一Fin组最近的所述第二栅极连接，且与该第二栅极两侧的第二连接结构相连接。2.根据权利要求1所述的监控FinFET工艺制程中Fin残留的测试结构，其特征在于：所述若干实验测试单元包含第一单元；所述第一单元还包括从所述有源区沿所述第二栅极延伸方向延长通过所述刻蚀区的第四连接结构。3.根据权利要求1所述的监控FinFET工艺制程中Fin残留的...

【专利技术属性】
技术研发人员：张飞虎，
申请(专利权)人：杭州广立微电子股份有限公司，
类型：新型
国别省市：