【技术实现步骤摘要】
本申请涉及集成电路领域，特别是涉及一种可寻址并行测试电路、方法、芯片和系统。
技术介绍
1、集成电路设计的要点主要是低功耗，高性能，小面积。这些都会直接影响设计的成本。特别是在先进工艺中，面积尤为重要，在有限的单位面积内如何放更多的测试结构，增加测试的样本量，对工艺良率的提升有着重要作用。
2、在集成电路的相关技术中，会做很多测试结构去提高工艺的良率，比如检测线路的健康状况hol（health of line），检测线路的覆盖ovl（layer overlay）以及检测制造是否符合设计规则drv（design rule view）等等，由于涉及到工艺中的每一层，这些测试结构往往种类繁多，每一种测试结构的实验设计方法又有很多，需要更多的样本量，因此在测量时，需要提高单位面积内的可放结构数量，但更多的样本量意味着更长的测量时间，进而导致在提高单位面积内的可放结构数量的同时，增加了每个结构的测试时间。
3、针对相关技术中存在提高单位面积内的可放结构数量的同时，增加了每个结构的测试时间的问题，目前还没有提出有效的解决方案。
技术实现思路
1、在本实施例中提供了一种可寻址并行测试电路、方法、芯片和系统，以解决相关技术中在提高单位面积内的可放结构数量的同时，增加了每个结构的测试时间的问题。
2、第一个方面，在本实施例中提供了一种可寻址并行测试电路，所述电路包括：地址电路、开关电路、多个待测结构块和多个焊盘；
3、所述待测结构块包括多个待测结构，所
4、所述多个焊盘包括测试焊盘、地址焊盘和模式焊盘；
5、所述开关电路包括多个开关；
6、所述地址电路连接所述地址焊盘和所述模式焊盘，基于所述地址焊盘和所述模式焊盘的信号生成地址信号和模式信号；
7、所述待测结构通过开关电路连接测试焊盘；
8、通过所述地址信号控制所述开关电路中开关的开闭，选中多个目标待测结构块中的目标待测结构连通进行并行测试；
9、通过所述地址信号和模式信号控制所述开关电路中开关的开闭，确定所述目标待测结构中连通测试的待测对象。
10、在其中的一些实施例中，所述待测结构通过开关电路连接测试焊盘，包括：
11、所述开关的控制端连接所述地址信号和/或所述模式信号，以控制所述开关开闭；
12、所述开关的两端分别连接所述待测对象及所述测试焊盘；所述开关的两端为除所述控制端外的两端；
13、所述待测结构通过开关电路连接一对测试焊盘，且进行并行测试的所述多个目标待测结构分别连接到各自的一对测试焊盘。
14、在其中的一些实施例中，所述待测结构通过开关电路连接测试焊盘，包括：
15、所述开关电路中的开关包括第一开关和第二开关；
16、所述待测结构连接的一对测试焊盘包括第一测试焊盘和第二测试焊盘；
17、所述待测结构是蛇状待测结构，包括串联连接的多个待测对象；第一个待测对象的第一端通过第一开关连接到第一测试焊盘，第二端通过第二开关连接到第二测试焊盘；其他串联的待测对象的第一端分别连接到前一个待测对象的第二端，第二端通过各自的第二开关连接到第二测试焊盘。
18、在其中的一些实施例中，所述待测结构通过开关电路连接测试焊盘，包括：
19、所述开关电路中的开关包括第一开关和第二开关；
20、所述待测结构连接的一对测试焊盘包括第一测试焊盘和第二测试焊盘；
21、所述待测结构是梳状待测结构，包括并联连接的多个待测对象；所述多个待测对象的第一端都通过第一开关连接到第一测试焊盘，第二端分别通过各自的第二开关连接到第二测试焊盘。
22、在其中的一些实施例中，所述地址电路包括译码模块和逻辑模块；所述译码模块和所述逻辑模块连接；
23、所述译码模块连接地址焊盘和模式焊盘，输出地址信号和模式信号；
24、所述逻辑模块基于所述地址信号和模式信号，输出控制所述开关电路中开关开闭的控制信号。
25、在其中的一些实施例中，所述地址焊盘包括第一地址焊盘和第二地址焊盘；所述译码模块包括第一译码单元、第二译码单元和第三译码单元；
26、所述第一译码单元连接第一地址焊盘，并输出第一地址信号；所述第一地址信号用于确定目标待测结构块；
27、所述第二译码单元连接第二地址焊盘，并输出第二地址信号；所述第二地址信号用于确定目标待测结构；
28、所述第三译码单元连接模式焊盘，并输出模式信号；所述模式信号用于确定目标待测结构中连通测试的待测对象。
29、在其中的一些实施例中，所述逻辑模块包括第一逻辑单元和第二逻辑单元；
30、所述第一逻辑单元基于所述第一地址信号和第二地址信号，输出控制信号控制所述第一开关的开闭；
31、所述第二逻辑单元基于所述第一地址信号、第二地址信号和模式信号，输出控制信号控制所述第二开关的开闭。
32、在其中的一些实施例中，所述待测结构块分为多个并行测试组；
33、同一个并行测试组中的待测结构块共用第一地址信号；
34、所述待测结构块中的多个待测结构不能共用第二地址信号；
35、所述待测结构中的多个待测对象不能共用模式信号。
36、第二个方面，在本实施例中提供了一种可寻址并行测试方法，包括：
37、基于地址焊盘和模式焊盘的信号生成地址信号和模式信号；
38、通过所述地址信号控制开关电路中开关的开闭，选中多个目标待测结构块中的目标待测结构连通进行并行测试；
39、通过所述地址信号和模式信号控制所述开关电路中开关的开闭，确定所述目标待测结构中连通测试的待测对象。
40、第三个方面，在本实施例中提供了一种可寻址并行测试芯片，设置有如第一个方面任一项所述的可寻址并行测试电路。
41、第四个方面，在本实施例中提供了一种可寻址并行测试系统，所述系统包括测试设备和如第三个方面所述的可寻址并行测试芯片，所述测试设备通过探针卡与所述可寻址并行测试芯片的多个焊盘连接。
42、与相关技术相比，在本实施例中提供的一种可寻址并行测试电路、方法和系统，通过地址电路接收地址焊盘和模式焊盘发送的信号后，生成地址信号和模式信号，并根据地址信号，控制开关电路，进而选中目标待测结构块中进行连通的目标待测结构，进而进行并行测试。根据地址信号和模式信号，控制开关电路，进而确定目标待测结构中进行连通测试的待测对象；通过地址电路生成的地址信号和模式信号，进而确定需要进行连通测试的待测对象，同时可实现通过各自对应的测试焊盘对同一并行组中的待测结构同时进行各自不同的测试，进而有利于在提高单位面积内可放结构数量的同时减少每个结构的测试时间。
43、本申请的一个或多个实施例的细节在以下附图和描述中提出，以使本申请的其本文档来自技高网...
【技术保护点】
1.一种可寻址并行测试电路，其特征在于，所述电路包括：地址电路、开关电路、多个待测结构块和多个焊盘；
2.根据权利要求1所述的可寻址并行测试电路，其特征在于，所述待测结构通过开关电路连接测试焊盘，包括：
3.根据权利要求2所述的可寻址并行测试电路，其特征在于，所述待测结构通过开关电路连接测试焊盘，包括：
4.根据权利要求2所述的可寻址并行测试电路，其特征在于，所述待测结构通过开关电路连接测试焊盘，包括：
5.根据权利要求3所述的可寻址并行测试电路，其特征在于，所述地址电路包括译码模块和逻辑模块；所述译码模块和所述逻辑模块连接；
6.根据权利要求5所述的可寻址并行测试电路，其特征在于，所述地址焊盘包括第一地址焊盘和第二地址焊盘；所述译码模块包括第一译码单元、第二译码单元和第三译码单元；
7.根据权利要求6所述的可寻址并行测试电路，其特征在于，所述逻辑模块包括第一逻辑单元和第二逻辑单元；
8.根据权利要求6所述的可寻址并行测试电路，其特征在于，所述待测结构块分为多个并行测试组；
9.一种可
10.一种可寻址并行测试芯片，其特征在于，设置有权利要求1至权利要求8中任一项所述的可寻址并行测试电路。
11.一种可寻址并行测试系统，其特征在于，所述系统包括测试设备和如权利要求10所述的可寻址并行测试芯片，所述测试设备通过探针卡与所述可寻址并行测试芯片的多个焊盘连接。
...【技术特征摘要】
1.一种可寻址并行测试电路，其特征在于，所述电路包括：地址电路、开关电路、多个待测结构块和多个焊盘；
2.根据权利要求1所述的可寻址并行测试电路，其特征在于，所述待测结构通过开关电路连接测试焊盘，包括：
3.根据权利要求2所述的可寻址并行测试电路，其特征在于，所述待测结构通过开关电路连接测试焊盘，包括：
4.根据权利要求2所述的可寻址并行测试电路，其特征在于，所述待测结构通过开关电路连接测试焊盘，包括：
5.根据权利要求3所述的可寻址并行测试电路，其特征在于，所述地址电路包括译码模块和逻辑模块；所述译码模块和所述逻辑模块连接；
6.根据权利要求5所述的可寻址并行测试电路，其特征在于，所述地址焊盘包...
【专利技术属性】
技术研发人员：鲁海洋，周奇，方益，
申请(专利权)人：杭州广立微电子股份有限公司，
类型：发明
国别省市：
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