【技术实现步骤摘要】
半导体结构及其制备方法
[0001]本申请是申请日为2020年01月14日、申请号为202010036998.6、专利技术名称为“半导体结构及其制备方法”的中国专利申请的分案申请。
[0002]本专利技术属于集成电路设计及制造
,特别是涉及一种半导体结构及其制备方法。
技术介绍
[0003]在现有技术中,随着工艺的发展,3D NAND(三维存储器)中的叠层结构的牺牲层及栅间介质层层数越来越多,对于包括层数较多的所述叠层结构的三维存储而言,由于在所述叠层结构的核心区域(Core区域)及台阶区域形成的沟道通孔的密度不同(譬如,所述核心区域为9排沟道通孔的排列方式,所述沟道通孔的密度较大,而所述台阶区域为3排沟道通孔的排列方式,所述沟道通孔的密度较小),这会导致在核心区域及台阶区域的交界处(即所述沟槽通孔的密度不同的两个区域的交界处)存在局部应力差;又所述叠层结构中的所述牺牲层一般为氮化硅层,所述栅间介质层一般为氧化硅层,所述氮化硅层中的Si
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N键的键能低于Si
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O键的键能,在所述核心区域与所述台阶区域交界处的所述氮化硅层中的Si
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N键长被拉更长,键长被拉长的Si
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N键更容易在采用干法刻蚀工艺形成栅极间隙时被刻蚀机台上电极产生并加速的正离子打断并反应,从而在所述核心区域与所述台阶区域交界处造成损伤而形成栅极间隙向所述沟道通孔方向的凸起(即所述核心区域与所述台阶区域交界处的所述栅极间隙向所述沟道通孔方向延伸);随着栅极间隙深度的增加 ...
【技术保护点】
【技术特征摘要】
1.一种半导体结构的制备方法,其特征在于,包括:形成叠层结构,所述叠层结构包括依次交替的牺牲层及栅间介质层,所述叠层结构包括第一区域及第二区域;形成沿所述叠层结构的厚度方向贯穿所述叠层结构的沟道通孔,所述第一区域内的所述沟道通孔的密度大于所述第二区域内的所述沟道通孔的密度;形成栅极间隙,所述栅极间隙包括第一沟槽、第二沟槽及第三沟槽;其中,所述第一沟槽位于所述第一区域内;所述第三沟槽位于所述第二区域内;所述第二沟槽位于所述第一沟槽和所述第三沟槽之间,一端与所述第一沟槽连接,另一端与所述第三沟槽连接,沿所述厚度方向,所述第二沟槽的深度小于所述第一沟槽的深度及所述第三沟槽的深度。2.根据权利要求1所述的半导体结构的制备方法,其特征在于,形成沿所述叠层结构的厚度方向贯穿所述叠层结构的沟道通孔后,所述半导体结构的制备方法还包括:于所述叠层结构上形成覆盖介质层。3.根据权利要求1所述的半导体结构的制备方法,其特征在于,所述牺牲层包括氮化硅,所述栅间介质层包括氧化硅。4.根据权利要求2所述的半导体结构的制备方法,其特征在于,所述第一沟槽及所述第三沟槽均沿所述厚度方向贯穿所述覆盖介质层及所述叠层结构,所述第二沟槽沿所述厚度方向贯穿所述覆盖介质层。5.根据权利要求4所述的半导体结构的制备方法,其特征在于,所述第二沟槽沿所述厚度方向贯穿至少一层所述牺牲层和至少一层所述栅间介质层。6.根据权利要求5所述的半导体结构的制备方法,其特征在于,所述第二沟槽在所述叠层结构内的深度小于一层所述牺牲层与两层栅间介质层的厚度之和。7.根据权利要求4所述的半导体结构的制备方法,其特征在于,所述半导体结构的制备方法还包括:基于所述栅极间隙去除所述牺牲层,以形成牺牲间隙;于所述牺牲间隙内形成栅极层;于所述栅极间隙的侧壁形成绝缘隔离层;于所述栅极间隙内、所述绝缘隔离层的表面形成共源线。8.根据权利要求4所述的半导体结构的制备方法,其特征在于,形成所述第二沟槽之前,所述半导体结构的制备方法还包括:基于所述第一沟槽及所述第三沟槽去除所述牺牲层,以形成牺牲间隙;于所述牺牲间隙内形成栅极层;于所述第一沟槽及所述第三沟槽内形成第一导电层。9.根据权利要求8所述的半导体结构的制备方法,其特征在于,形成所述第二沟槽之后,所述半导体结构的制备方法还包括:于所述第二沟槽内形成第二导电层,所述第二导电层与位于所述第一沟槽及所述第三沟槽内的所述第一导电层均相连接,形成共源线。10.根据权利要求9所述的半导体结构的制备方法,其特征在于,于所述第一沟槽及所述第三沟槽内形成所述第一导电层之前,所述半导体结构的制备方法还包括于所述第一沟槽的侧壁及所述第三沟槽的侧壁形成第一绝缘隔离层;
于所述第二沟槽内形成所述第二导电层之前,所述半导体结构的制备方法还包括于所述第二沟槽的侧壁形成第二绝缘隔离层。11.根据权利要求1所述的半导体结构的制备方法,其特征在于,所述第二沟槽的一端延伸至所述第一区域内与所述第一沟槽连接,且所述第二沟槽延伸至所述第一区域内的长度为所述第一区内相邻两列所...
【专利技术属性】
技术研发人员:刘青松,郑亮,邵克坚,何进卿,
申请(专利权)人:长江存储科技有限责任公司,
类型:发明
国别省市:
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