高电子迁移率晶体管元件及其制造方法技术

本发明专利技术公开一种高电子迁移率晶体管元件及其制造方法，其中该高电子迁移率晶体管元件包括基底、沟道层、阻障层、P型氮化镓间隙壁、栅极、源极与漏极。沟道层设置在基底上。阻障层设置在沟道层上，且具有突出部。P型氮化镓间隙壁设置在突出部的侧壁上。栅极设置在突出部与P型氮化镓间隙壁上。源极与漏极设置在栅极两侧。侧。侧。

【技术实现步骤摘要】
高电子迁移率晶体管元件及其制造方法


[0001]本专利技术涉及一种半导体元件及其制造方法，且特别是涉及一种高电子迁移率晶体管(high electron mobility transistor device，HEMT)元件及其制造方法。

技术介绍

[0002]目前，在对高电子迁移率晶体管进行操作之后，负电荷会被捕捉在阻障层的表面，而产生电流崩塌(current collapse)现象。由于电流崩塌现象会增加高电子迁移率晶体管的沟道电阻，因此会降低高电子迁移率晶体管的跨导(transconductance，gm)。

技术实现思路

[0003]本专利技术提供一种高电子迁移率晶体管元件及其制造方法，其可提升高电子迁移率晶体管的跨导。
[0004]本专利技术提出一种高电子迁移率晶体管元件，包括基底、沟道层、阻障层、P型氮化镓间隙壁(p
‑
type GaN spacer)、栅极、源极与漏极。沟道层设置在基底上。阻障层设置在沟道层上，且具有突出部。P型氮化镓间隙壁设置在突出部的侧壁上。栅极设置在突出部与P型氮化镓间隙壁上。源极与漏极设置在栅极两侧。
[0005]依照本专利技术的一实施例所述，在上述高电子迁移率晶体管元件中，栅极可直接接触突出部与P型氮化镓间隙壁。
[0006]依照本专利技术的一实施例所述，在上述高电子迁移率晶体管元件中，P型氮化镓间隙壁可位于部分栅极与部分阻障层之间。
[0007]依照本专利技术的一实施例所述，在上述高电子迁移率晶体管元件中，沟道层的材料例如是氮化镓(GaN)。
[0008]依照本专利技术的一实施例所述，在上述高电子迁移率晶体管元件中，阻障层的材料例如是氮化铝镓(AlGaN)。
[0009]依照本专利技术的一实施例所述，在上述高电子迁移率晶体管元件中，栅极的材料可不同于源极的材料与漏极的材料。
[0010]依照本专利技术的一实施例所述，在上述高电子迁移率晶体管元件中，栅极的功函数(work function)可不同于源极的功函数与漏极的功函数。
[0011]依照本专利技术的一实施例所述，在上述高电子迁移率晶体管元件中，更可包括缓冲层。缓冲层设置在沟道层与基底之间。
[0012]依照本专利技术的一实施例所述，在上述高电子迁移率晶体管元件中，高电子迁移率晶体管元件例如是耗尽型高电子迁移率晶体管(depletion
‑
mode(D
‑
mode)HEMT)元件。
[0013]本专利技术提出一种高电子迁移率晶体管元件的制造方法，包括以下步骤。提供基底。在基底上形成沟道层。在沟道层上形成阻障层，其中阻障层具有突出部。在突出部的侧壁上形成P型氮化镓间隙壁。在突出部与P型氮化镓间隙壁上形成栅极。在栅极两侧形成源极与漏极。
[0014]依照本专利技术的一实施例所述，在上述高电子迁移率晶体管元件的制造方法中，沟道层的形成方法例如是外延成长法(epitaxial growth method)。
[0015]依照本专利技术的一实施例所述，在上述高电子迁移率晶体管元件的制造方法中，阻障层的形成方法可包括以下步骤。形成阻障材料层。对阻障材料层进行图案化，而形成阻障层。
[0016]依照本专利技术的一实施例所述，在上述高电子迁移率晶体管元件的制造方法中，阻障材料层的形成方法例如是外延成长法。
[0017]依照本专利技术的一实施例所述，在上述高电子迁移率晶体管元件的制造方法中，P型氮化镓间隙壁的形成方法可包括以下步骤。形成P型氮化镓材料层。对P型氮化镓材料层进行回蚀刻制作工艺(etch
‑
back process)，而形成P型氮化镓间隙壁。
[0018]依照本专利技术的一实施例所述，在上述高电子迁移率晶体管元件的制造方法中，P型氮化镓材料层的形成方法例如是外延成长法。
[0019]依照本专利技术的一实施例所述，在上述高电子迁移率晶体管元件的制造方法中，回蚀刻制作工艺例如是干式蚀刻制作工艺。
[0020]依照本专利技术的一实施例所述，在上述高电子迁移率晶体管元件的制造方法中，栅极的形成方法可包括以下步骤。在阻障层与P型氮化镓间隙壁上形成第一介电层。在第一介电层中形成第一开口。第一开口可暴露出突出部与P型氮化镓间隙壁。在第一介电层上且在第一开口中形成第一导电层。对第一导电层进行图案化，而形成栅极。栅极可位于第一开口中。
[0021]依照本专利技术的一实施例所述，在上述高电子迁移率晶体管元件的制造方法中，源极与漏极的形成方法可包括以下步骤。在第一介电层与栅极上形成第二介电层。在第二介电层与第一介电层中形成第二开口与第三开口。在第二介电层上且在第二开口与第三开口中形成第二导电层。对第二导电层进行图案化，而形成源极与漏极。源极可位于第二开口中，且漏极可位于第三开口中。
[0022]依照本专利技术的一实施例所述，在上述高电子迁移率晶体管元件的制造方法中，还可包括以下步骤。在形成沟道层之前，在基底上形成缓冲层。
[0023]依照本专利技术的一实施例所述，在上述高电子迁移率晶体管元件的制造方法中，缓冲层的形成方法例如是外延成长法。
[0024]基于上述，在本专利技术所提出的高电子迁移率晶体管元件及其制造方法中，P型氮化镓间隙壁位于阻障层的突出部的侧壁上，且栅极位于突出部与P型氮化镓间隙壁上。因此，可通过在恢复时段(recovery time period)的恢复操作(recovery operation)来产生空穴注入(hole injection)的效果。如此一来，可利用空穴来中和(neutralize)或补偿(compensate)被捕捉在阻障层的表面上的负电荷，由此可解决电流崩塌的问题并且可提升高电子迁移率晶体管的跨导。
[0025]为让本专利技术的上述特征和优点能更明显易懂，下文特举实施例，并配合所附的附图作详细说明如下。
附图说明
[0026]图1A至图1L为本专利技术一实施例的高电子迁移率晶体管元件的制造流程剖面图
[0027]图2为本专利技术一实施例的高电子迁移率晶体管元件的操作时段(operation time period)的电压图。
具体实施方式
[0028]图1A至图1L为根据本专利技术一实施例的高电子迁移率晶体管元件的制造流程剖面图。图2为本专利技术一实施例的高电子迁移率晶体管元件的操作时段的电压图。
[0029]请参照图1A，提供基底100。基底100可为半导体基底，如硅基底。接着，可在基底100上形成缓冲层102。缓冲层102的形成方法例如是外延成长法。然后，在基底100上形成沟道层104。在本实施例中，沟道层104可形成在缓冲层102上。沟道层104的材料例如是氮化镓(GaN)。沟道层104的形成方法例如是外延成长法。接下来，可在沟道层104上形成阻障材料层106。阻障材料层106的材料例如是氮化铝镓(AlGaN)。阻障材料层106的形成方法例如是外延成长法。
[0030]请参照图1B，可对阻障材料层106进行图案化，而形成阻障层106a。由本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种高电子迁移率晶体管元件，包括：基底；沟道层，设置在所述基底上；阻障层，设置在所述沟道层上，且具有突出部；P型氮化镓间隙壁，设置在所述突出部的侧壁上；栅极，设置在所述突出部与所述P型氮化镓间隙壁上；以及源极与漏极，设置在所述栅极两侧。2.如权利要求1所述的高电子迁移率晶体管元件，其中所述栅极直接接触所述突出部与所述P型氮化镓间隙壁。3.如权利要求1所述的高电子迁移率晶体管元件，其中所述P型氮化镓间隙壁位于部分所述栅极与部分所述阻障层之间。4.如权利要求1所述的高电子迁移率晶体管元件，其中所述沟道层的材料包括氮化镓。5.如权利要求1所述的高电子迁移率晶体管元件，其中所述阻障层的材料包括氮化铝镓。6.如权利要求1所述的高电子迁移率晶体管元件，其中所述栅极的材料不同于所述源极的材料与所述漏极的材料。7.如权利要求1所述的高电子迁移率晶体管元件，其中所述栅极的功函数不同于所述源极的功函数与所述漏极的功函数。8.如权利要求1所述的高电子迁移率晶体管元件，还包括：缓冲层，设置在所述沟道层与所述基底之间。9.如权利要求1所述的高电子迁移率晶体管元件，其中所述高电子迁移率晶体管元件包括耗尽型高电子迁移率晶体管元件。10.一种高电子迁移率晶体管元件的制造方法，包括：提供基底；在所述基底上形成沟道层；在所述沟道层上形成阻障层，其中所述阻障层具有突出部；在所述突出部的侧壁上形成P型氮化镓间隙壁；在所述突出部与所述P型氮化镓间隙壁上形成栅极；以及在所述栅极两侧形成源极与漏极。11.如权利要求10所述的高电子迁移率晶体管元件的制造方法，其中所述沟道层的形成方法包括外延成长法。12.如权利要求10所述的高电子迁移率晶体管元件的制造方法，其中所述阻障层的形成方法包括：在所述沟道层上形成阻障材料层；以及对所述阻障材料层进行图...

【专利技术属性】
技术研发人员：李皞明，罗大刚，陈再富，谢守伟，
申请(专利权)人：联华电子股份有限公司，
类型：发明
国别省市：