多层印制线路板和制造多层印制线路板的方法技术

多层印制线路板１包括一对内层基片６，７，一对配置在ＣＰＵ模块２和存储器模块３，３之间的数据传输线路图案４，５，存储器模块用作主存储器，包括一对半固化层１０，１１。绝缘层６，７，１０，１１表现出在１ＧＨｚ时相对于相对介电常数之预定值有在相对介电常数中不大于±４％的变化和在相对于正态分布的标准偏差σ在３σ条件下对该高度的预定值有不大于±１５％的变化，数据传输线路图案４，５表现出相对于该宽度预定值有不大于±５％的变化和在相对于标准偏差σ在３σ条件下对该高度的预定值有不大于±３０％的变化。（*该技术在2021年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及提供有数据传输线路图案的多层印制线路板，其布置在CPU模块和存储器模块之间并且适合于高速数据传输，还涉及制造这种多层印制线路板的方法。诸如家庭用游戏机和移动电话设备的电子装置通常包括配置在其箱内的印制线路板，并且CPU(中央处理单元)模块和主存储器模块与其它模块一起安装于此。通过布置在印制线路板上的数据传输线路图案，CPU模块和存储器模块相互连接。同时，印制线路板的数据传输线路图案不得不以这种方式进行设计，即线路图案的阻抗表现出对应于安装在印制线路板上的CPU模块和存储器模块所特有阻抗之值，使得CPU和存储器可以在稳定的基础上可靠地工作。为了实现在CPU模块和存储器模块之间的高速数据传输，由于数据传输线路图案表现出高速传输频率的事实，为了节省能量，对于数据传输线路图案不得不选择低的特征阻抗，并且数据传输线路图案所选择的特征阻抗要进行严格地控制，以使其表现出设计值。由于上述情况，因此本专利技术的一个目的是提供一种新颖的多层印制线路板，其能够容易地控制线路图案的特征阻抗，以及还提供一种制造这种多层印制线路板的方法。本专利技术的另一个目的是提供一种新颖的多层印制线路板，其中，利用具有已经被严格控制的特征阻抗的数据传输线路图案，在CPU模块和存储器模块之间数据传输的操作能够在稳定的基础上进行工作，以及还提供一种制造这种多层印制线路板的方法。本专利技术的又一个目的是提供一种多层印制线路板，其中布置在CPU模块和存储器模块之间的数据传输线路图案能够做成低的特征阻抗级，以及还提供一种制造这种多层印制线路板的方法。根据本专利技术，上述目的是通过提供一种条状线型的多层印制线路板实现的，包括内层基片；数据传输线路图案，其适合于在CPU模块和所述CPU模块的主存储器模块之间的数据传输，该CPU模块配置在所述内层基片之至少一个表面上；和绝缘基片，其配置在所述数据传输线路图案上；分别配置在所述数据传输线路图案之相对表面上的绝缘层，其对于1GHz测量频率具有在预定值之±4％范围内的相对介电常数和对于正态分布的标准偏差σ在3σ条件下具有在预定值之±15％范围内的高度；所述数据传输线路图案具有在预定值之±5％范围内的宽度和对于正态分布的标准偏差σ在3σ条件下具有在预定值之±30％范围内的高度。借助根据本专利技术多层印制线路板之数据传输线路图案的上述配置，能够很容易地控制数据传输线路图案的特征阻抗。因此，借助根据本专利技术多层印制线路板和制造这种多层印制线路板的方法，由于分别配置在所述数据传输线路图案之相对表面上的绝缘层被做成对于1GHz测量频率具有在预定值之±4％范围内的相对介电常数和对于正态分布的标准偏差σ在3σ条件下具有在预定值之±15％范围内的高度以及数据传输线路图案被做成具有在预定值之±5％范围内的宽度和对于正态分布的标准偏差σ在3σ条件下具有在预定值之±30％范围内的高度，因此能够很容易地控制数据传输线路图案的特征阻抗。附图说明图1是根据本专利技术多层印制线路板的一个实施例的平面示意图，其表示了主要部分；图2是图1多层印制线路板主要部分的剖面示意图；图3是图1多层印制线路板主要部分的剖面示意图，其说明了一些特有值；图4是表示图1多层印制线路板的绝缘层高度和特征阻抗之间关系的曲线图；图5是表示图1多层印制线路板的绝缘层相对介电常数和特征阻抗之间关系的曲线图；图6是表示图1多层印制线路板数据传输线路图案的图案宽度和特征阻抗之间关系的曲线图；图7是表示图1多层印制线路板数据传输线路图案的图案高度和特征阻抗之间关系的曲线图；图8是图1多层印制线路板数据传输线路图案的直方图；和图9A到9D是在不同制造步骤中图1多层印制线路板的部分剖面示意图。现在，通过参考说明本专利技术优选实施例的附图来较为详细地说明根据本专利技术多层印制线路板和制造这种多层印制线路板的方法。附图中所示的多层印制线路板1具有总共6个导电层和适合于用在家庭使用的游戏机中。参考图1，多层印制线路板1包括CPU(中央处理单元)模块2和用于该CPU模块2的一对存储器模块3，3，它们被配置在多层印制线路板1的相对侧面之一个上。CPU模块2具有高于任何普通CPU之工作频率的工作频率，并且适合于工作在大约290MHz或更高的频率上，其一般在300MHz和400MHz之间，结果使得其可以适用于进行每秒6600万多边形之速率的高速图象处理操作。存储器模块3，3用作为CPU模块2的主存储器，每一个都具有128M字节的存储容量。存储器模块3，3适用于在CPU模块2和它们自己之间的高速串行数据传输，通常包括许多的RDRAM(直接Rambus动态随机存取存储器，商标，可从Rambus技术公司获得)。带有CPU模块2和存储器模块3，3的印制线路板1还包括用作为在CPU模块2和存储器模块3，3之间的数据传输通路及分别配置在第二层和第四层之内层中的数据传输线路图案4，5，如图2所示。数据传输线路图案4，5被设计成表现出等于或稍微大于CPU模块2之工作频率的传输频率，使得它们可以有效地用于工作在CPU模块2和存储器模块3，3之间的高速数据传输。具体地说，数据传输线路图案4，5被设计成表现出大约400MHz的传输频率，以便对应于在CPU模块2的300MHz和400MHz之间的工作频率。数据传输线路图案4，5另外被设计成为显示这种阻抗，其具有专用于CPU模块2和存储器模块3，3的可容许的误差范围，使得CPU模块2和存储器模块3，3可以精确地识别信号。具体地说，数据传输线路图案4，5被设计成表现出40Ω的特征阻抗，其与专用于包括在容许误差范围的CPU模块2和存储器模块3，3的阻抗相同。下面将说明多层印制线路板1上述实施例的层状结构。现在参考图2，多层印制线路板1包括第一和第二内层基片6，7。这些基片中，内层基片6在其一个表面上带有第二层的数据传输线路图案4，在其另一个表面上，带有用作为GND(地)层并且形成第三层的线路图案8。另一方面，内层基片7在其一个表面上带有第四层的数据传输线路图案5，在其另一个表面上，带有用作为电源层并且形成第五层的线路图案8。然后，其上分别带有第三层的线路图案8和第四层的数据传输线路图案5且是面对面的内层基片6，7用夹在它们之间的半固化层(prepreg layer)10压粘在一起，所述半固化层10是由用环氧树脂注入的玻璃纤维制成的。另一个用作为GND层并且形成第一层的线路图案12被配置在内层基片6上，具有另一个夹在它们之间的半固化层11。又一个用作为信号层并且形成第六层的线路图案14被配置在内层基片7上，具有又一个夹在它们之间的半固化层13。通过将通孔15穿过基片和通孔15之内壁上配置电镀层16，线路图案12和14相互电连接。因此，具有上述所列各层的多层印制线路板1表现为条状线结构，其中数据传输线路图案4被用作为绝缘层的内层基片6和半固化层11夹在里面，并且绝缘层在其相对的表面上提供有对应的线路图案8，12，而数据传输线路图案5被用作为绝缘层的内层基片7和半固化层10夹在里面，并且绝缘层在其相对的表面上提供有对应的线路图案8，9。同时，正如上述，多层印制线路板1的数据传输线路图案4，5需要表现出低的特征阻抗Z0，一般为40欧姆。参考图3，数据传输线路图案4，5的特征阻抗Z0被定义本文档来自技高网...

【技术保护点】
一种条状线型的多层印制线路板，包括：内层基片；数据传输线路图案，其适合于在ＣＰＵ模块和所述ＣＰＵ模块的主存储器模块之间的数据传输，该ＣＰＵ模块配置在所述内层基片之至少一个表面上；和绝缘基片，其配置在所述数据传输线路图案上；分 别配置在所述数据传输线路图案之相对表面上的绝缘层，其对于１ＧＨｚ测量频率具有在预定值之±４％范围内的相对介电常数和对于正态分布的标准偏差σ在３σ条件下具有在预定值之±１５％范围内的高度；所述数据传输线路图案具有在预定值之±５％范围内的宽 度和对于正态分布的标准偏差σ在３σ条件下具有在预定值之±３０％范围内的高度。

【技术特征摘要】
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【专利技术属性】
技术研发人员：久原健二，毛利彰成，伊藤隆夫，堀江昭二，
申请(专利权)人：索尼公司，
类型：发明
国别省市：JP[日本]