一种结合单一或多个并联电感及电容（也称为电感电容式振荡电路）以避免静电放电电路的寄生电容所造成的功率损耗的静电放电保护电路设计。所说明的第一设计结合一电感电容式振荡电路结构。第二设计包括两电感电容式振荡电路结构。能够扩展这些结构以形成利用ｎ级电感电容式振荡电路叠置而成的静电放电保护电路结构。所说明的最后设计是通过叠置第一设计所形成的静电放电保护电路。因为能够设计电感电容式振荡电路的参数以便在所需的操作频率下谐振，所以这些设计能够避免静电放电的寄生电容所造成的功率增益的损耗。
【技术实现步骤摘要】
本专利技术有关于一种静电放电保护电路，且特别是有关于一种可使用于射频(radio frequency，RF)电路系统作为静电放电保护用途的静电放电保护电路。
技术介绍
静电放电是一种当集成电路(integrated circuit，IC)是浮置状态时由集成电路外部至内部的高能转移暂态过程。静电放电保护电路将构成于集成电路内部以抵挡这种破坏电流。对于人体模型(HBM)整个放电过程历时约1000纳秒(ns)。除了人体模型(HBM)以外，也有充电元件模型(CDM)以及机械模型(MM)。在这种静电放电期间将转移数百伏特的静电电荷。这种大小的电压转移将使输入级的氧化层栅极击穿并使集成电路变成无法正常操作。因为氧化层栅极的厚度随着制造工艺过程的进展而持续变小，所以改善静电放电保护电路的设计变得极为重要。传统的静电放电保护设计是适合数字集成电路的两级式保护结构，如图1所示。在输入静电放电保护电路的主要级10与第二级20之间，将加入电阻器15以限制静电放电电流经由短沟道N沟道金属氧化物半导体(NMOS)25流入第二级20。电阻器15的电阻值是依据主要级10的静电放电箝位元件的导通电压以及第二级20的短沟道N沟道金属氧化物半导体(NMOS)25的电流It2(第二击穿电流)来决定。这种两级式静电放电保护设计能够为数字输入引脚提供高静电放电电平保护。然而，上述静电放电箝位元件的大串联电阻及大接面电容将对输入信号产生较长的电阻电容时间延迟。因此，这种设计不适合模拟引脚，特别是对于射频信号应用。由于高频应用的特性，所以静电放电保护元件的寄生电容将降低射频电路的功率增益效能。为了解决这个问题，因此在先技术尝试最小化静电放电保护元件的面积以减少静电放电保护元件的寄生电容。然而，这种解决方式也降低静电放电保护能力，所以设计上的困难之处在于如何最小化静电放电箝位元件的寄生电容对于射频电路的影响，并可以承受足够高的静电放电的轰击(Zapping)。已经有一些保护电路被提出来实现上述目的，如以下所列举。具有VDD-至-VSS电源线箝位电路的反向偏压二极管为了降低至射频电路输入引脚的负载电容，因此电路中的二极管将设计为具有小元件尺寸。具有小元件尺寸的NDIO(PDIO)二极管在PS模式(ND模式)静电放电(如图2所示)下操作于接面击穿情况以排放静电放电电流。典型上，这个过程只能提供低电平的静电放电保护。为了避免上述小型二极管于PS模式及ND模式静电放电期间在击穿情况下操作，因而限制整个电路的静电放电保护电平，因此将在电源线(power rails)之间插入能够快速导通有效的静电放电箝位电路以明显地提升总静电放电保护电平。上述的静电放电防护电路结构表示于图3。当NS模式(PD模式)静电放电施加至射频输入引脚时，上述NDIO(PDIO)二极管将在正向偏压情况下操作以排放静电放电电流。与在反向偏压击穿情况下操作的二极管相比较，在正向偏压情况下操作的二极管能够承受非常高的静电放电电平。当PS模式或ND模式静电放电施加至射频输入引脚400时，将使用以电阻电容为基础的静电放电检测电路30来触发MNESD元件。在PS模式及ND模式静电放电下，这种射频静电放电保护设计的静电放电电流路径分别以图4及图5的虚线IESD来表示。因为处于PS模式静电放电的NDIO二极管并未在击穿情况下操作，所以将经由正向偏压的PDIO二极管以及位于VDD/VSS电源线之间且导通的MNESD元件来旁通静电放电电流。同样地，ND模式静电放电电流将利用在正向偏压情况下操作的NDIO二极管以及位于VDD/VSS电源线之间且导通的MNESD元件来放电，如图5的虚线所示。上述MNESD元件特别设计为具有较大元件尺寸以承受高电平静电放电。虽然上述大尺寸MNESD元件具有较大接面电容，但是该电容并未有助于射频输入引脚400。利用这种静电放电保护设计，射频输入引脚能够在上述四种模式的静电放电下承受非常高的静电放电电平，但是只适用与射频输入引脚400连接的小型二极管。这是因为必须降低由静电放电保护元件至射频输入引脚400所产生的负载电容。使用电感器作为静电放电元件Leuven大学提出有关具有电感器及VDD-至-VSS双重叠置二极管以防止静电放电破坏的LNA电路论文。上述电感器是金属制低通无源元件并且适合于静电放电保护元件。然而，因为上述电感器由输入端连接至接地，所以将导致直接由输入端至接地的直流漏电。因此，其需要与一电容器串联耦合以阻挡输入引脚及输入栅极。上述电感器实际上将用以保护上述串联电容器而非输入氧化层栅极。适合高速集成电路的分布式静电放电保护元件图6及图8表示由史丹佛大学(Stanford)大学所专利技术的适合高速集成电路的分布式静电放电保护元件。图6表示一级匹配结构45，而图8表示四级匹配结构，其中包括45a、45b、45c以及45d。图7表示在一级分布匹配结构之中静电放电寄生电容的史密斯图(Smith Chart)，而图9表示在相同总电容的下四级分布式匹配结构的史密斯图。于图7，静电放电元件的寄生电容(CA+CB)将造成匹配阻抗自中心点沿史密斯图(Smith Chart)圆周的路径到达某一Y点。传输线TL将该Y点的阻抗带到史密斯图(Smith Chart)的实数轴。于图9，寄生电容(C4A+C4B)横越其由原点沿史密斯图(Smith Chart)圆周的路径。传输线TL4将该路径带到史密斯图(Smith Chart)的实数轴。可应用相同的观念来表示其他的寄生电容(C3A+C3B)、(C2A+C2B)以及(C1A+C1B)。传输线TL 3、TL2以及TL1将其路径带到史密斯图(Smith Chart)的实数轴。(C1A+C1B)＝(C2A+C2B)＝(C3A+C3B)＝(C4A+C4B)比较图7与图9可看出在保护电路之中，更多匹配级将使路径的最后位置更接近原点。上述位置到原点的距离与信号功率损耗成反比。因此，有更多级匹配可导致更好的功率增益的情况出现。但是在静电放电事件进行期间将难以在众多分开的静电放电区段之中实现一致的静电放电电流分布。最接近输入引脚的第一静电放电区段总是在导通其他区段以分担电流的前接收大部分的静电放电电流。这将对于第一区段造成损害并且最后降低集成电路的静电放电保护临界值。
技术实现思路
因此，本专利技术的一目的为提供一种可使用于射频电路系统作为静电放电保护用途的静电放电保护电路。因此，本专利技术的一目的为提供一种考虑射频电路系统的功率增益效能以及静电放电电平的静电放电保护电路。为了实现这些与其他优点以及符合本专利技术的目的，如同在此所实施及概括说明的，因此本专利技术提供一种适合十亿赫(10GHz)射频集成电路的静电放电保护电路元件，其能够克服与在先技术技术有关的问题同时提升静电放电保护临界值。本专利技术所提出的设计是在具有VDD-至-VSS电源线箝位电路的输入/输出(I/O)端口利用电感电容式振荡电路叠置而成的静电放电保护元件。通过在射频操作频率下谐振可选择电感及电容的适当值，以阻隔静电放电元件的寄生电容对射频信号的影响。为了实现这些与其他优点以及符合本专利技术的目的，如同在此所实施及概括说明的，因此本专利技术提供一种适合射频元件的静电放电防护电路。上述射频元件包括一个具有一VDD电压射频引脚本文档来自技高网...
【技术保护点】
一种适用于一射频集成电路的静电放电防护电路，该射频集成电路包括一个具有一ＶＤＤ电压射频引脚、一ＶＳＳ射频引脚以及一射频输入引脚的射频电路，该静电放电防护电路包括：一静电放电箝位电路，该静电放电箝位电路包括两个端，其中一第一端与该ＶＤ Ｄ电压射频引脚连接，并且一第二端与该ＶＳＳ射频引脚连接；以及一电感电容式振荡电路结构，该电感电容式振荡电路结构耦合在该静电放电箝位电路的该些两个端之间，并且位于该射频电路与该射频输入引脚之间，其中该电感电容式振荡电路结构包括串联连接 在该静电放电箝位电路的该第一端与该射频输入引脚之间的一第一二极管及一第一电感电容式振荡电路，以及串联连接在该静电放电箝位电路的该第二端与该射频输入引脚之间的一第二二极管及一第二电感电容式振荡电路。
【技术特征摘要】
【专利技术属性】
技术研发人员：柯明道，李健铭，陈东旸，
申请(专利权)人：联华电子股份有限公司，
类型：发明
国别省市：71[中国|台湾]
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。