存储系统技术方案

本发明专利技术提供能提高纠错处理的可靠性的存储系统。半导体存储装置(10)包括分别配置在第1区域和第2区域的第1存储单元和第2存储单元。控制器(20)构成为：接收来自第1存储单元的基于第1读出动作的第1数据和来自第2存储单元的基于第1读出动作的第2数据，接收来自第1存储单元的基于第2读出动作的第3数据和来自第2存储单元的基于第2读出动作的第4数据，基于第1存储单元配置于了第1区域的第1信息，设定与第1数据和第3数据对应的第1值，基于第2存储单元配置于了第2区域的第2信息，设定与第2数据和第4数据对应的第2值，对于第1数据和第3数据使用第1值来进行解码，对于第2数据和第4数据使用第2值来进行解码。用第2值来进行解码。用第2值来进行解码。

【技术实现步骤摘要】
存储系统
[0001]本申请享受以日本专利申请2021－129061号(申请日：2021年8月5日)为基础申请的优先权。本申请通过参照该基础申请，包含基础申请的全部内容。


[0002]本专利技术的实施方式涉及存储系统。

技术介绍

[0003]作为非易失性的半导体存储装置，例如已知呈二维或者三维排列了存储单元而得到的NAND型闪速存储器。由NAND型闪速存储器和对NAND型闪速存储器进行控制的控制器构成存储系统。作为从半导体存储装置读出数据时的纠错方法，已知软比特(soft bit)解码(或者软判定解码)。

技术实现思路

[0004]本专利技术的一个实施方式提供能够提高纠错处理的可靠性的存储系统。
[0005]一个实施方式的存储系统具备半导体存储装置和控制器。半导体存储装置包括配置在第1区域的第1存储单元和配置在第2区域的第2存储单元。控制器构成为：接收来自所述第1存储单元的基于第1读出动作的第1数据、和来自所述第2存储单元的基于所述第1读出动作的第2数据，接收来自所述第1存储单元的基于与所述第1读出动作不同的第2读出动作的第3数据、和来自所述第2存储单元的基于所述第2读出动作的第4数据，基于第1信息来设定与所述第1数据和所述第3数据对应的第1值，所述第1信息表示所述第1存储单元配置在所述第1区域，基于第2信息来设定与所述第2数据和所述第4数据对应的第2值，所述第2信息表示所述第2存储单元配置在所述第2区域，对于所述第1数据和所述第3数据使用所述第1值进行解码，对于所述第2数据和所述第4数据使用所述第2值进行解码。
附图说明
[0006]图1是表示第1实施方式的存储系统的构成的框图。
[0007]图2是表示第1实施方式中的半导体存储装置的构成的框图。
[0008]图3是第1实施方式中的存储单元阵列内的块的电路图。
[0009]图4是表示第1实施方式中的存储单元晶体管可取的阈值电压分布与数据的关系的图。
[0010]图5是表示第1实施方式中的半导体存储装置内的感测放大器的构成的图。
[0011]图6是第1实施方式中的与存储控制器内的ECC电路关联的功能框图。
[0012]图7是表示第1实施方式中的硬比特(hard bit)数据、软比特数据、索引(Index)以及LLR值的例子的图。
[0013]图8是表示第1实施方式中的存储单元阵列内的存储单元晶体管的布局的俯视图。
[0014]图9是沿着图8中的A－A线的剖视图。
[0015]图10是表示第1实施方式的存储系统中的软比特解码的处理的流程图。
[0016]图11是用于对第1实施方式中的Vth追踪(tracking)进行说明的图。
[0017]图12是表示第1实施方式中的对外部单元(outer cell)和内部单元(inner cell)进行判别的外部比特判别数据的图。
[0018]图13是表示在第1实施方式中用于软比特解码的LLR表的一个例子的图。
[0019]图14是表示第1实施方式中的低位页为读出对象的情况下的硬比特数据、软比特数据以及索引的例子的图。
[0020]图15是第2实施方式中的与存储控制器内的ECC电路关联的功能框图。
[0021]图16是表示第2实施方式的存储系统中的软比特解码的处理的流程图。
[0022]图17是表示第2实施方式中的软比特数据的变换中所使用的变换表的一个例子的图。
[0023]图18是表示在第2实施方式中用于软比特解码的LLR表的一个例子的图。
[0024]图19是第3实施方式中的与存储控制器内的ECC电路关联的功能框图。
[0025]图20是表示在第3实施方式的存储系统中进行的软比特解码的处理的流程图。
[0026]图21是表示第3实施方式中的外部比特的软比特数据、内部比特的软比特数据以及对这些进行合成而得到的软比特数据的一个例子的图。
[0027]图22是表示在第3实施方式中用于软比特解码的LLR表的一个例子的图。
[0028]标号说明
[0029]1存储系统、2主机装置、10半导体存储装置、11存储单元阵列、12输入输出电路、13逻辑控制电路、14就绪/忙电路、15寄存器组、15A状态寄存器、15B地址寄存器、15C命令寄存器、16定序器、17电压生成电路、18驱动器、19行译码器、20存储控制器、21 CPU、22 RAM、23 ROM、24 ECC电路、25 NAND接口电路、26主机接口电路、27控制部、28列译码器、29感测放大器、30半导体基板、31～35导电层、40块(block)绝缘层、41电荷蓄积层、42隧道绝缘层、43半导体层、241纠错电路、271数据存储部、272数据生成部、273 LLR设定部、273A LLR表、273B LLR表、273C LLR表、274数据变换部、274A变换表、HB硬比特数据、SB1～SB4软比特数据、SB5外部比特判别数据。
具体实施方式
[0030]以下，参照附图对实施方式进行说明。在以下的说明中，对具有相同的功能和结构的构成要素赋予共同的参照标号。另外，以下所示的实施方式是例示用于使该实施方式的技术思想具体化的装置、方法的实施方式，并不是将构成部件的材质、形状、构造以及配置等特别指定为下述的材质、形状、构造以及配置等。
[0031]功能块能够作为硬件、计算机软件中的任一方或者两者的组合来实现。功能块不是必须要如以下的例子那样进行区别。例如，一部分功能也可以由有别于例示的功能块的功能块来执行。进一步，例示的功能块也可以进一步被分割为细分的功能子块。
[0032]1.第1实施方式
[0033]以下，对第1实施方式的存储系统进行说明。
[0034]1.1第1实施方式的构成
[0035]1.1.1存储系统的构成
[0036]首先，对第1实施方式的存储系统的构成进行说明。
[0037]图1是表示第1实施方式的存储系统的构成的框图。存储系统1具备半导体存储装置10和存储控制器20。存储系统1连接于外部的主机装置2，能够相应于来自主机装置2的命令执行各种动作。
[0038]半导体存储装置10包括NAND型闪速存储器，以非易失的方式存储数据。关于半导体存储装置10的详细，将在后面进行描述。
[0039]存储控制器20经由NAND总线而连接于半导体存储装置10。存储控制器20对半导体存储装置10进行控制。NAND总线进行遵循了NAND接口的信号收发。另外，存储控制器20经由主机总线而连接于主机装置2。存储控制器20对从主机装置2接收到的命令进行响应，对半导体存储装置10进行访问。
[0040]半导体存储装置10和存储控制器20例如也可以由它们的组合构成一个半导体装置，作为该例子，可举出包括SD
TM
卡的存储卡、SSD(solid state drive，固态驱动器)等。另外，存储控制器20例如本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种存储系统，具备：半导体存储装置，其包括配置在第1区域的第1存储单元和配置在第2区域的第2存储单元；和控制器，所述控制器构成为：接收来自所述第1存储单元的基于第1读出动作的第1数据、和来自所述第2存储单元的基于所述第1读出动作的第2数据，接收来自所述第1存储单元的基于与所述第1读出动作不同的第2读出动作的第3数据、和来自所述第2存储单元的基于所述第2读出动作的第4数据，基于第1信息来设定与所述第1数据和所述第3数据对应的第1值，所述第1信息表示所述第1存储单元配置在所述第1区域，基于第2信息来设定与所述第2数据和所述第4数据对应的第2值，所述第2信息表示所述第2存储单元配置在所述第2区域，对于所述第1数据和所述第3数据使用所述第1值进行解码，对于所述第2数据和所述第4数据使用所述第2值进行解码。2.根据权利要求1所述的存储系统，所述半导体存储装置具有：半导体基板；第1导电层，其配置在半导体基板上；第2导电层，其配置在所述第1导电层上；第1绝缘层，其配置在所述半导体基板上，在第1方向上延伸，将所述第1导电层分离并将所述第2导电层分离；以及第2绝缘层，其配置在所述第1导电层上，在所述第1方向上延伸，将所述第2导电层分离，所述第1区域和所述第2区域配置在所述第1绝缘层与所述第2绝缘层之间，所述第2区域距所述第1绝缘层比所述第1区域距所述第1绝缘层远。3.根据权利要求1所述的存储系统，所述半导体存储装置具有：半导体基板；第1导电层，其配置在半导体基板上；第2导电层，其配置在所述第1导电层上；第1绝缘层，其配置在所述半导体基板上，在第1方向上延伸，将所述第1导电层分离并将所述第2导电层分离；第2绝缘层，其配置在所述第1导电层上，在所述第1方向上延伸，将...

【专利技术属性】
技术研发人员：熊野尚人，樱田健次，
申请(专利权)人：铠侠股份有限公司，
类型：发明
国别省市：