半导体元件及其制作方法技术

本发明专利技术公开一种半导体元件及其制作方法，其中该制作半导体元件的方法为，首先形成一栅极介电层于一基底上，然后形成一栅极材料层于该栅极介电层上，图案化该栅极材料层以及该栅极介电层以形成一栅极结构，去除部分该栅极介电层，形成一间隙壁于栅极结构旁并同时形成一气孔于该栅极介电层以及该间隙壁之间，之后再形成一源极/漏极区域于间隙壁两侧。形成一源极/漏极区域于间隙壁两侧。形成一源极/漏极区域于间隙壁两侧。

【技术实现步骤摘要】
半导体元件及其制作方法


[0001]本专利技术涉及一种制作半导体元件的方法，尤其是涉及一种于栅极介电层与间隙壁之间形成气孔的方法。

技术介绍

[0002]在现有半导体产业中，多晶硅系广泛地应用于半导体元件如金属氧化物半导体(metal
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oxide
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semiconductor，MOS)晶体管中，作为标准的栅极填充材料选择。然而，随着MOS晶体管尺寸持续地微缩，传统多晶硅栅极因硼穿透(boron penetration)效应导致元件效能降低，及其难以避免的空乏效应(depletion effect)等问题，使得等效的栅极介电层厚度增加、栅极电容值下降，进而导致元件驱动能力的衰退等困境。因此，半导体业界更尝试以新的栅极填充材料，例如利用功函数(work function)金属来取代传统的多晶硅栅极，用以作为匹配高介电常数(High
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K)栅极介电层的控制电极。
[0003]然而，在现今金属栅极晶体管制作过程中栅极结构与两侧的掺杂区例如轻掺杂漏极或源极/漏极区域经常过于接近而引发所谓栅极引发漏极漏电流(gate
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induced
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drain
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leakage,GIDL)等问题进而影响元件效能。因此如何改良现今制作工艺以解决上述问题即为现今一重要课题。

技术实现思路

[0004]本专利技术一实施例公开一种制作半导体元件的方法。首先形成一栅极介电层于一基底上，然后形成一栅极材料层于该栅极介电层上，图案化该栅极材料层以及该栅极介电层以形成一栅极结构，去除部分该栅极介电层，形成一间隙壁于栅极结构旁并同时形成一气孔于该栅极介电层以及该间隙壁之间，之后再形成一源极/漏极区域于间隙壁两侧。
[0005]本专利技术另一实施例公开一种半导体元件，其主要包含一栅极结构设于基底上，其中栅极结构包含一栅极介电层设于基底上以及一栅极材料层设于该栅极介电层上。此外半导体元件另包含一间隙壁设于栅极结构旁以及一气孔设于栅极介电层以及间隙壁之间。
附图说明
[0006]图1至图5为本专利技术一实施例制作一半导体元件的方法示意图。
[0007]主要元件符号说明
[0008]12:基底
[0009]14:鳍状结构
[0010]16:栅极介电层
[0011]18:栅极材料层
[0012]20:栅极结构
[0013]22:蚀刻制作工艺
[0014]24:间隙壁
[0015]26:源极/漏极区域
[0016]28:气孔
[0017]30:气孔
[0018]32:接触洞蚀刻停止层
[0019]34:层间介电层
[0020]36:高介电常数介电层
[0021]38:功函数金属层
[0022]40:低阻抗金属层
[0023]42:金属栅极
[0024]44:硬掩模
[0025]46:接触插塞
具体实施方式
[0026]请参照图1至图5，图1至图5为本专利技术一实施例制作一半导体元件的方法示意图。如图1所示，首先提供一基底12，例如一硅基底或硅覆绝缘(SOI)基板，其上可定义有一晶体管区，例如一PMOS晶体管区或一NMOS晶体管区。基底12上具有至少一鳍状结构14及一绝缘层(图未示)，其中鳍状结构14的底部被绝缘层，例如氧化硅所包覆而形成浅沟隔离。需注意的是，本实施例虽以制作非平面型场效晶体管(non
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planar)例如鳍状结构场效晶体管为例，但不局限于此，本专利技术又可应用至一般平面型(planar)场效晶体管，此实施例也属本专利技术所涵盖的范围。
[0027]依据本专利技术一实施例，鳍状结构14较佳通过侧壁图案转移(sidewall image transfer,SIT)技术制得，其程序大致包括：提供一布局图案至计算机系统，并经过适当地运算以将相对应的图案定义于光掩模中。后续可通过光刻及蚀刻制作工艺，以形成多个等距且等宽的图案化牺牲层于基底上，使其个别外观呈现条状。之后依序施行沉积及蚀刻制作工艺，以于图案化牺牲层的各侧壁形成间隙壁。继以去除图案化牺牲层，并在间隙壁的覆盖下施行蚀刻制作工艺，使得间隙壁所构成的图案被转移至基底内，再伴随鳍状结构切割制作工艺(fin cut)而获得所需的图案化结构，例如条状图案化鳍状结构。
[0028]除此之外，鳍状结构14的形成方式又可包含先形成一图案化掩模(图未示)于基底12上，再经过一蚀刻制作工艺，将图案化掩模的图案转移至基底12中以形成鳍状结构。另外，鳍状结构的形成方式也可以先形成一图案化硬掩模层(图未示)于基底12上，并利用外延制作工艺于暴露出于图案化硬掩模层的基底12上成长出例如包含硅锗的半导体层，而此半导体层即可作为相对应的鳍状结构。这些形成鳍状结构的实施例均属本专利技术所涵盖的范围。
[0029]接着可于基底12上形成至少一栅极结构20或虚置栅极。在本实施例中，栅极结构20的制作方式可依据制作工艺需求以先栅极(gate first)制作工艺、后栅极(gate last)制作工艺的先高介电常数介电层(high
‑
k first)制作工艺以及后栅极制作工艺的后高介电常数介电层(high
‑
k last)制作工艺等方式制作完成。以本实施例的后高介电常数介电层制作工艺为例，可先依序形成一栅极介电层16或介质层、一由多晶硅所构成的栅极电极层或栅极材料层18以及一选择性硬掩模于基底12上，并利用一图案化光致抗蚀剂(图未示)
当作掩模进行一图案转移制作工艺，以单次蚀刻或逐次蚀刻步骤，去除部分栅极材料层18与部分栅极介电层16，然后剥除图案化光致抗蚀剂，以于基底12上形成由图案化的栅极介电层16与图案化的栅极材料层18所构成的栅极结构20。
[0030]如图2所示，然后在不形成任何图案化掩模的情况进行一蚀刻制作工艺22去除部分栅极介电层16。在本实施例中，蚀刻制作工艺22的配方可包含例如但不局限于稀释氢氟酸(diluted hydrofluoric acid,dHF)，其中稀释氢氟酸的浓度较佳介于10:1至100:1且蚀刻制作工艺所进行的时间较佳介于1分钟至10分钟。更具体而言，若稀释氢氟酸的浓度控制在10:1则蚀刻制作工艺的时间较佳控制约1分钟而若稀释氢氟酸的浓度较佳介于100:1则蚀刻制作工艺的时间较佳控制约10分钟。依据本专利技术的优选实施例，利用上述蚀刻配方本专利技术可在不去除任何由多晶硅所构成的栅极材料层18情况下仅去除部分栅极介电层16，使原本切齐栅极材料层18两侧的栅极介电层16两端略为朝内侧缩减并最终使栅极介电层16的整体宽度略小于栅极材料层18的整体宽度。
[0031]如图3所示，然后在栅极结构20侧壁形成至少一间隙壁24，于间隙壁24两侧的基底12中形成一源极/漏极区域26及/或外延层(图未示)，并选择性于源极/漏极区域26及/或外延层的表面形成一金属硅化物(图未示)。值得本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种制作半导体元件的方法，其特征在于，包含：形成栅极介电层于基底上；形成栅极材料层于该栅极介电层上；图案化该栅极材料层以及该栅极介电层以形成栅极结构；去除部分该栅极介电层；以及形成间隙壁于该栅极结构旁。2.如权利要求1所述的方法，另包含形成该间隙壁于该栅极结构旁并形成气孔于该栅极介电层以及该间隙壁之间。3.如权利要求2所述的方法，其中形成该气孔的步骤包含：形成第一气孔于该栅极结构一侧的该栅极介电层以及该间隙壁之间；以及形成第二气孔于该栅极结构另一侧的该栅极介电层以及该间隙壁之间。4.如权利要求1所述的方法，其中该栅极介电层包含氧化硅。5.如权利要求1所述的方法，其中该栅极材料层包含多晶硅。6.如权利要求1所述的方法...

【专利技术属性】
技术研发人员：李志成，谢宗翰，李凯霖，
申请(专利权)人：联华电子股份有限公司，
类型：发明
国别省市：