SiC沟槽MOSFET器件及其制备方法技术

本发明专利技术公开了一种SiC沟槽MOSFET器件及其制备方法，包括如下步骤：在清洗后的SiC外延片上完成对P阱区域、N+区域、P+区域的离子注入及高温激活；在外延片对应栅区的位置通过刻蚀形成栅区沟槽；在SiC外延层上表面淀积一层二氧化硅，淀积厚度大于等于沟槽开口宽度的一半，使沟槽闭合；光刻定义侧壁剩余厚度，使用干刻设备刻蚀沟槽侧壁多余厚度的二氧化硅层，使沟槽底部氧化层厚度大于沟槽侧壁氧化层厚度并淀积多晶硅；多晶硅刻蚀及源接触孔刻蚀，保留沟槽内的多晶硅；完成源、漏端的欧姆接触和栅电极的制备。所述方法可以更好的控制槽栅氧化层的形貌，使沟槽底部氧化层厚度大于沟槽侧壁氧化层厚度，解决沟槽拐角处易提前击穿问题，提高器件可靠性。提高器件可靠性。提高器件可靠性。

【技术实现步骤摘要】
SiC沟槽MOSFET器件及其制备方法


[0001]本专利技术涉及电子元器件
，尤其涉及一种SiC沟槽MOSFET器件及其制备方法。

技术介绍

[0002]近年来，半导体器件例如功率MOSFET已被广泛应用于汽车电子、开关电源及工业控制等领域。为了不断提高功率转换效率和功率密度，设计高效的功率MOSEFT开关器件至关重要。而碳化硅（SiC）材料具有禁带宽度大、热导率高、击穿场强高、电子饱和漂移速度高等优点，特别适合制作大功率、高频、高温半导体功率器件，因此SiC功率器件技术得到国内外众多半导体公司和研究机构的广泛关注，其中SiC沟槽MOSFET由于其导通电阻低、芯片面积小等优势成为研究热点之一。
[0003]在SiC沟槽MOSFET传统栅氧制备过程中，由于其沟槽底部氧化速率远远低于沟槽侧壁的氧化速率，导致其沟槽底部栅氧质量较差，沟槽拐角处易发生电场集中，器件击穿特性恶化。

技术实现思路

[0004]本专利技术所要解决的技术问题是如何提供一种能够解决沟槽拐角处易提前击穿问题，提高器件可靠性的SiC沟槽MOSFET器件。
[0005]为解决上述技术问题，本专利技术所采取的技术方案是：一种SiC沟槽MOSFET器件的制备方法，其特征在于包括如下步骤：步骤S1:在清洗后的SiC外延片上完成对P阱区域、N+区域、P+区域的离子注入及高温激活；步骤S2:在步骤S1处理后的外延片对应栅区的位置通过刻蚀形成栅区沟槽；步骤S3:在已经完成沟槽区刻蚀后的SiC外延层上表面淀积一层二氧化硅，其中淀积的厚度大于等于槽栅开口宽度的一半，使沟槽闭合；步骤S4:光刻定义侧壁剩余厚度，用干刻设备刻蚀沟槽侧壁多余厚度的二氧化硅层，使沟槽底部氧化层厚度大于沟槽侧壁氧化层厚度并淀积多晶硅；步骤S5:多晶硅刻蚀及源接触孔刻蚀，保留沟槽内的多晶硅；步骤S6:完成源、漏端的欧姆接触和栅电极的制备。
[0006]优选的，步骤S1：分别对RCA清洗后的SiC外延片进行P阱、N+、P+区域的离子注入，每次注入包含光刻、刻蚀、注入及去胶扫胶等工艺步骤，并在三次注入完成后进行高温激活。
[0007]本专利技术还公开了一种SiC沟槽MOSFET器件，其特征在于：包括衬底层，所述衬底层的上侧有外延形成的N
‑
漂移区，所述N
‑
漂移区的上表面形成有栅区沟槽，所述栅区沟槽的底部和侧壁形成有二氧化硅层，所述沟槽内二氧化硅层上的剩余间隙被栅极多晶硅填充，所述栅区沟槽的左右两侧均有一个P阱区域，每个所述P
阱区域上分别形成N+区域和P+区域，所述P+区域位于所述器件的外侧设置，所述多晶硅的上表面形成有栅极，所述栅极的两端延伸到所述N+区域边缘，所述P+区域的上表面各形成有一个源极，且所述源极延伸到所述N+区域的上表面，所述衬底层的下表面形成有漏极。
[0008]优选的，所述衬底层为SiC衬底。
[0009]进一步的技术方案在于：所述栅区沟槽内底部的二氧化硅层的厚度大于所述栅区沟槽内侧壁的二氧化硅层的厚度。
[0010]采用上述技术方案所产生的有益效果在于：通过本方法可以更好的控制槽栅氧化层的形貌，使沟槽底部氧化层厚度大于沟槽侧壁氧化层厚度，解决沟槽拐角处易提前击穿问题，提高器件可靠性。
附图说明
[0011]下面结合附图和具体实施方式对本专利技术作进一步详细的说明。
[0012]图1是本专利技术实施例所述方法中使用的衬底的结构示意图；图2是本专利技术实施例经过所述方法步骤S1处理后的结构示意图；图3是本专利技术实施例经过所述方法步骤S2处理后的结构示意图；图4是本专利技术实施例经过所述方法步骤S3处理后的结构示意图；图5
‑
6是本专利技术实施例经过所述方法步骤S4处理后的结构示意图；图7是本专利技术实施例经过所述方法步骤S5处理后的结构示意图；图8是本专利技术实施例经过所述方法步骤S6处理后的结构示意图；图9是本专利技术实施例所述方法的流程图；其中：1、衬底层；2、N
‑
漂移区；3、栅区沟槽；4、二氧化硅层；5、多晶硅；6、P阱区域；7、N+区域；8、P+区域9；9、栅极；10、源极；11、漏极。
具体实施方式
[0013]下面结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术的一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。
[0014]在下面的描述中阐述了很多具体细节以便于充分理解本专利技术，但是本专利技术还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本专利技术内涵的情况下做类似推广，因此本专利技术不受下面公开的具体实施例的限制。
[0015]总体的，如图9所示，本专利技术实施例公开了一种SiC沟槽MOSFET器件的制备方法，包括如下步骤：步骤S1: 离子注入前采用标准的RCA清洗方法，对SiC外延片进行清洗，去除SiC表面沾污，如图1所示；在清洗后的SiC外延片上完成对P阱区域6、N+区域7、P+区域8的离子注入及高温激活，每次注入包含光刻、刻蚀、注入及去胶扫胶等工艺步骤，并在三次注入完成后进行高温激活，如图2所示；步骤S2:在步骤S1处理后的外延片对应栅区的位置通过刻蚀形成栅区沟槽3，其结构如图3所示；
步骤S3:在已经完成沟槽区3刻蚀后的SiC外延层上表面淀积一层二氧化硅，其中淀积的二氧化硅层厚度大于等于槽栅开口宽度的一半，使沟槽闭合，其结构如图4所示；步骤S4:光刻定义侧壁剩余厚度，使用干刻设备刻蚀沟槽侧壁多余厚度的二氧化硅层，使沟槽底部氧化层厚度大于沟槽侧壁氧化层厚度并淀积多晶硅5，并使用化学清洗剂去除光刻胶及刻蚀过程中产生的其他有机残留物后淀积多晶硅，如图5
‑
图6所示；步骤S5:多晶硅刻蚀及源接触孔刻蚀，保留沟槽内的多晶硅5，并对源接触孔处进行光刻、刻蚀，漏出源端，如图7所示；步骤S6: 通过金属层的溅射生长，完成源、漏端的欧姆接触和栅电极的制备，如图8所示。
[0016]通过本方法可以更好的控制槽栅氧化层的形貌，使沟槽底部氧化层厚度大于沟槽侧壁氧化层厚度，解决沟槽拐角处易提前击穿问题，提高器件可靠性。
[0017]进一步的，如图8所示，本专利技术还公开了一种SiC沟槽MOSFET器件，包括衬底层1，优选的，所述衬底层1为SiC衬底，所述衬底层1的上侧形成有N
‑
漂移区2，所述N
‑
漂移区2的上表面形成有栅区沟槽3，所述栅区沟槽3的底部和侧壁形成有二氧化硅层4，所述沟槽内二氧化硅层4上的剩余间隙被栅极多晶硅5填充，所述栅区沟槽3内底部的二氧化硅层4的厚度大于所述栅区沟槽3内侧壁的二氧化硅层4的厚度。
[0018]所述栅区沟槽3的左有两侧均有一个P阱区域6，每个所述P阱区域6上分别形成一个N+区域7和P+区域8，所述P+区域8位于所述器件的外侧设置，所述多晶硅5的上表面形成有栅极9，所述栅极9的两端延本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种SiC沟槽MOSFET器件的制备方法，其特征在于包括如下步骤：步骤S1:在清洗后的SiC外延片上完成对P阱区域（6）、N+区域（7）、P+区域（8）的离子注入及高温激活；步骤S2:在步骤S1处理后的外延片对应栅区的位置通过刻蚀形成栅区沟槽（3）；步骤S3:在已经完成沟槽区（3）刻蚀后的SiC外延层上表面淀积一层二氧化硅，其中淀积的二氧化硅层厚度大于等于槽栅开口宽度的一半，使沟槽闭合；步骤S4:光刻定义侧壁剩余厚度，使用干刻设备刻蚀沟槽侧壁多余厚度的二氧化硅层，使沟槽底部氧化层厚度大于沟槽侧壁氧化层厚度并淀积多晶硅（5）；步骤S5:多晶硅刻蚀及源接触孔刻蚀，保留沟槽内的多晶硅（5）；步骤S6:完成源、漏端的欧姆接触和栅电极的制备。2.如权利要求1所述的SiC沟槽MOSFET器件的制备方法，其特征在于：S1：分别对RCA清洗后的SiC外延片进行P阱（6）、N+区域（7）、P+区域（8）的离子注入，每次注入包含光刻、刻蚀、注入及去胶扫胶等工艺步骤，并在三次注入完成后进行高温激活。3.一种SiC沟槽MOSFET器件，其特征在于：包括衬底...

【专利技术属性】
技术研发人员：李波，刘相伍，廖龙忠，陟金华，张志国，安国雨，付兴中，刘佳霖，张力江，周国，商庆杰，高昶，冯旺，
申请(专利权)人：中国电子科技集团公司第十三研究所，
类型：发明
国别省市：