一种屏蔽栅功率器件及其制备方法技术

本发明专利技术提供一种屏蔽栅功率器件及其制备方法，该屏蔽栅功率器件包括半导体层、介电层、屏蔽栅层、栅介质层、栅导电层、层间介质层、封堵层、接触孔及源极，其中，半导体层的上表层设有多个间隔设置的沟槽；介电层位于沟槽内壁及底面；屏蔽栅层位于沟槽；栅介质层覆盖沟槽的内壁、介电层的上表面及屏蔽栅层的显露表面；栅导电层填充沟槽；层间介质层覆盖栅介质层及栅导电层的上表面，层间介质层中设有多个贯穿层间介质层的第一通孔；封堵层封堵第一通孔的开口，封堵层的底面距离层间介质层的上表面预设距离；接触孔贯穿层间介质层；源极填充接触孔。本发明专利技术通过于层间介质层中设置空腔结构，降低了器件的栅源寄生电容，提升了器件的开关速度。速度。速度。

【技术实现步骤摘要】
一种屏蔽栅功率器件及其制备方法


[0001]本专利技术属于半导体集成电路制造领域，涉及一种屏蔽栅功率器件及其制备方法。

技术介绍

[0002]在功率MOSFET器件中，由于屏蔽栅沟槽MOSFET比传统沟槽MOSFET更低的导通电阻、更快的开关速度等优点，受到越来越多的重视。如图1及图2所示，分别为屏蔽栅沟槽MOSFET的一种剖面结构示意图及屏蔽栅沟槽MOSFET的另一种剖面结构示意图，包括半导体层01、沟槽011、介电层012、屏蔽栅层013、栅介质层02、隔离介质层03、栅导电层04、层间介质层05、接触孔051及源极06，由于屏蔽栅沟槽MOSFET的源极覆盖到栅导电层的上方的层间介质层(Inter Layer Dielectric，简称ILD)上表面，即层间介质层位于源极和栅极之间，使栅极与源极之间的正对面积增大，导致栅极与源极之间的栅源寄生电容C
gs
增大，增加了器件的输入电容，使器件的开关速度降低，同时增加了器件的开关损耗。
[0003]目前，通常通过增加层间介质层的厚度来降低栅极与源极之间的栅源寄生电容，但是本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种屏蔽栅功率器件的制备方法，其特征在于，包括以下步骤：提供一半导体层，所述半导体层的上表层设有多个开口向上且沿X方向间隔设置的沟槽；依次形成位于所述沟槽的内壁和底面的介电层及位于所述沟槽中的所述屏蔽栅层，所述介电层包裹所述屏蔽栅层的侧壁及底面，所述介电层的上表面低于所述屏蔽栅层的上表面；形成覆盖所述沟槽内壁、所述介电层上表面及所述屏蔽栅层显露表面的栅介质层，形成填充所述沟槽的栅导电层，所述栅介质层包裹所述栅导电层的侧壁及底面；形成覆盖所述栅介质层及所述栅导电层上表面的层间介质层，形成贯穿所述层间介质层的多个第一通孔及多个第二通孔，所述第一通孔的底面显露出所述栅导电层的上表面；于所述层间介质层的显露表面形成封堵层，以得到由所述封堵层、所述第一通孔及所述栅导电层组成的空腔结构，位于所述第一通孔中的所述封堵层的底面延伸至距离所述层间介质层上表面预设距离处，减薄所述封堵层；基于所述第二通孔形成接触孔，形成填充所述接触孔的源极。2.根据权利要求1所述的屏蔽栅功率器件的制备方法，其特征在于：形成所述栅导电层之后，形成所述层间介质层之前，还包括于相邻两个所述沟槽之间的所述半导体层的上表层形成第一导电类型源区及第二导电类型基区的步骤，所述源区位于所述基区的上表层。3.根据权利要求2所述的屏蔽栅功率器件的制备方法，其特征在于：所述栅导电层的下表面低于所述基区的下表面。4.根据权利要求1所述的屏蔽栅功率器件的制备方法，其特征在于：形成所述第一通孔的方法包括干法刻蚀。5.根据权利要求1所述的屏蔽栅功率器件的制备...

【专利技术属性】
技术研发人员：高学，柴展，罗杰馨，栗终盛，
申请(专利权)人：上海功成半导体科技有限公司，
类型：发明
国别省市：