半导体结构及其形成方法技术

根据本申请的实施例，提供了半导体结构及其形成方法。根据本公开的半导体结构包括：衬底，包括第一区域和与第一区域相邻的第二区域；第一鳍，设置在第一区域上方；第二鳍，设置在第二区域上方；第一源极/漏极部件，设置在第一鳍上方；第二源极/漏极部件，设置在第二鳍上方；以及隔离结构，设置在第一鳍和第二鳍之间。隔离结构具有突出在隔离结构的其余部分之上的突起部件，并且突起部件设置在第一鳍和第二鳍之间。鳍之间。鳍之间。

【技术实现步骤摘要】
半导体结构及其形成方法


[0001]本申请的实施例涉及半导体结构及其形成方法。

技术介绍

[0002]半导体集成电路(IC)工业经历了快速增长。IC材料和设计的技术进步产生了多代IC，其中，每一代都具有比先前一代更小且更复杂的电路。在IC发展过程中，功能密度(即每芯片面积上互连器件的数量)通常增大了而几何尺寸(即，使用制造工艺可以做出的最小的元件(或线))减小了。这种规模缩小工艺通常通过增加产量效率和降低相关成本来提供很多益处。这种按比例缩小工艺也增大了加工和制造IC的复杂度。
[0003]例如，随着集成电路(IC)技术朝着更小的技术节点发展，已经引入了多栅极器件，以通过增加栅极
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沟道耦合、减小截止状态电流和减小短沟道效应(SCE)来改善栅极控制。多栅极器件通常是指具有栅极结构或其部分设置在沟道区域的多于一侧上方的器件。鳍式场效应晶体管(FinFET)和全环栅(GAA)晶体管是多栅极器件的示例，这些器件已成为高性能和低泄漏应用的流行和有希望的候选者。FinFET的升高的沟道在多于一侧上被栅极围绕(例如，栅极围绕从衬底延伸的半导体材料“鳍”的顶部和侧壁)。与平面晶体管相比，这种配置提供了对沟道的更好控制，并大大降低了SCE(特别是通过减少亚阈值泄漏(即，处于“截止”状态的FinFET的源极和漏极之间的耦合))。GAA晶体管的栅极结构可以部分或全部围绕沟道区域延伸，以提供对两侧或更多侧沟道区域的访问。GAA晶体管的沟道区域可以由纳米线、纳米片、其他纳米结构和/或其他合适的结构形成。沟道区域的形状也给GAA晶体管命名，诸如纳米线晶体管或纳米片晶体管。在一些情况下，GAA晶体管也可以称为多桥沟道(MBC)晶体管。
[0004]不同导电类型的多栅极器件可以并排放置在半导体器件中。为了提高性能，不同导电类型的多栅极器件可以包括单独形成的不同源极/漏极部件。在一些情况下，最先形成的源极/漏极部件可能在最后形成的源极/漏极部件正在形成时被损坏。因此，尽管现有的形成多栅极晶体管的方法通常足以满足其预期目的，但它们并不是在各个方面都令人满意。

技术实现思路

[0005]根据本申请的一个实施例，提供了一种半导体结构，包括：衬底，包括第一区域和与第一区域相邻的第二区域；第一鳍，设置在第一区域上方；第二鳍，设置在第二区域上方；设置在第一鳍上方的第一源极/漏极部件和设置在第二鳍上方的第二源极/漏极部件；以及隔离结构，设置在第一鳍和第二鳍之间，其中，隔离结构具有突出在隔离结构的其余部分之上的突起部件，并且突起部件设置在第一鳍和第二鳍之间，其中，突起部件的宽度在第一鳍和第二鳍之间的间距的约10％和约30％之间。
[0006]根据本申请的另一个实施例，提供了一种半导体结构，包括：衬底，包括第一区域和与第一区域相邻的第二区域；第一鳍和第二鳍，设置在第一区域上方；第三鳍和第四鳍，
设置在第二区域上方；隔离结构，设置在第一鳍和第二鳍之间、第一鳍和第三鳍之间以及第三鳍和第四鳍之间；第一源极/漏极部件，设置在第一鳍和第二鳍上方；以及第二源极/漏极部件，设置在第三鳍和第四鳍上方；其中，隔离结构包括突出在隔离结构的其余部分之上的突起部件，并且突起部件设置在第一鳍和第三鳍之间，其中，第一鳍靠近第三鳍，第二鳍远离第三鳍，其中，第三鳍靠近第一鳍，第四鳍远离第一鳍。
[0007]根据本申请的又一个实施例，提供了一种形成半导体结构的方法，包括：接收工件，工件包括：包括第一区域和第二区域的衬底；位于第一区域上方并且包括第一源极/漏极区域的第一鳍；位于第二区域上方并且包括第二源极/漏极区域的第二鳍；位于衬底上方的隔离部件，该隔离部件使得第一鳍的顶部和第二鳍的顶部突出在隔离部件之上。形成半导体结构的方法还包括：在隔离部件、第一源极/漏极区域和第二源极/漏极区域上方沉积栅极间隔件层；在第二鳍上方形成第一图案掩模，其中，第一图案掩模的边缘相比于第二鳍更靠近第一鳍；使用第一图案掩模作为蚀刻掩模来蚀刻第一区域和第一源极/漏极区域；在第一源极/漏极区域上方形成第一源极/漏极部件；在第一源极/漏极部件和第一鳍上方形成第二图案掩模，其中，第二图案掩模的边缘相比于第一鳍更靠近第二鳍；以及使用第二图案掩模作为蚀刻掩模来蚀刻第二区域，其中，第二区域的蚀刻从隔离部件形成突起部件，并且突起部件设置在第一鳍和第二鳍之间。
[0008]本申请的实施例涉及减少对源极/漏极部件的损伤。
附图说明
[0009]当结合附图进行阅读时，从以下详细描述可更好地理解本专利技术。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
[0010]图1示出根据本公开的一个或多个方面的用于在工件上方形成不同导电类型的源极/漏极部件的方法的流程图。
[0011]图2
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图26示出根据本公开的一个或多个方面的在根据图1的方法的制造工艺期间的工件的截面图。
具体实施方式
[0012]以下公开内容提供了许多不同实施例或实例，用于实现所提供主题的不同特征。以下将描述组件和布置的具体实例以简化本专利技术。当然，这些仅是实例并且不意欲限制本专利技术。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括形成在第一部件和第二部件之间的附加部件使得第一部件和第二部件不直接接触的实施例。而且，本专利技术在各个实例中可以重复参考数字和/或字母。这种重复仅是为了简明和清楚，其自身并不表示所论述的各个实施例和/或配置之间的关系。
[0013]为了便于描述，本文中可以使用诸如“在
…
下方”、“在
…
下面”、“下部”、“在
…
上面”、“上部”等的空间关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。空间相对术语旨在包括除了附图中所示的方位之外，在使用中或操作中的器件的不同方位。装置可以以其他方式定位(旋转90度或在其他方位)，并且在本文中使用的空间关
系描述符可以同样地作相应地解释。
[0014]此外，当用“约”、“近似”等描述数值或数值的范围时，该词语旨在涵盖在合理范围内的数字，考虑到如本领域普通技术人员所理解的在制造期间固有地产生的变化。例如，基于与制造具有与数值相关联的特征的部件相关联的已知制造公差，数值或数值的范围涵盖包括所述数值的合理范围，诸如在所述数值的+/
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10％以内。例如，厚度为“约5nm”的材料层可以涵盖4.25nm至5.75nm的尺寸范围，其中本领域普通技术人员已知与沉积材料层相关的制造公差为+/
‑
15％。另外，本专利技术可以在各个实例中重复附图标号和/或字母。这种重复仅是为了简明和清楚，其自身并不表示所论述的各个实施例和/或配置之间的关系。
[0015]本公开总体涉及多栅极晶体管的形成，并且更具体地涉及多栅极晶体管中不同源极/漏极部件的形成。半导体器件的设计可以包括与p本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体结构，包括：衬底，包括第一区域和与所述第一区域相邻的第二区域；第一鳍，设置在所述第一区域上方；第二鳍，设置在所述第二区域上方；设置在所述第一鳍上方的第一源极/漏极部件和设置在所述第二鳍上方的第二源极/漏极部件；以及隔离结构，设置在所述第一鳍和所述第二鳍之间，其中，所述隔离结构具有突出在所述隔离结构的其余部分之上的突起部件，并且所述突起部件设置在所述第一鳍和所述第二鳍之间，其中，所述突起部件的宽度在所述第一鳍和所述第二鳍之间的间距的约10％和约30％之间。2.根据权利要求1所述的半导体结构，其中，所述第一源极/漏极部件包括硅和n型掺杂剂，其中，所述第二源极/漏极部件包括硅锗和p型掺杂剂。3.根据权利要求1所述的半导体结构，还包括：设置在所述第一源极/漏极部件、所述第二源极/漏极部件、所述隔离结构和所述突起部件上方的介电层。4.根据权利要求3所述的半导体结构，还包括：设置在所述突起部件的顶面和所述介电层之间的栅极间隔件层。5.根据权利要求4所述的半导体结构，还包括：设置在所述介电层和所述第一源极/漏极部件之间、所述介电层和所述第二源极/漏极部件之间、所述介电层和所述隔离结构之间以及所述介电层和所述突起部件的侧壁之间的接触蚀刻停止层。6.根据权利要求5所述的半导体结构，其中，所述介电层包括氧化硅，其中，所述接触蚀刻停止层包括氮化硅，并且其中，所述栅极间隔件层包括碳氮氧化硅。7.根据权利要求1所述的半导体结构，其中，所述第一鳍和所述第二鳍之间的间距在约20nm和约100nm之间。8.根据权利要求7所述的半导体结构，其中，所述突起部件包括在约10nm和约25nm之间的高度，其中，所述突起部件包括在所述第一鳍和所述第二鳍之间的所述间距的约10％和约30％之间的宽度。9.一种半...

【专利技术属性】
技术研发人员：洪昕扬，戴玮萱，江宗育，陈隆，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：