超结器件终端结构及其制备方法技术

本发明专利技术提供一种超结器件终端结构及其制备方法，终端结构包括：半导体衬底；外延层，位于半导体衬底的表面，外延层包括若干个交替排列的n型柱及p型柱；厚氧化层，覆盖于外延层表面，在每相邻两个p型柱之间对应位置的厚氧化层上设置有贯穿槽；栅氧化层，位于外延层表面；多晶硅栅，位于贯穿槽内。本发明专利技术在基本保持源漏击穿电压与导通电阻不变的前提下，在超结器件终端区增加多晶硅栅结构，通过调整多晶硅栅在所述超结器件终端区的面积，可以在较低的源漏偏压下引入更多缓变的栅漏电容，使得超结器件的栅漏电容曲线突变区变缓，进而改善超结器件的电磁干扰性能；本发明专利技术的制备方法过程简单，成本较低，适于大规模制造，有利于本发明专利技术推广。广。广。

【技术实现步骤摘要】
超结器件终端结构及其制备方法


[0001]本专利技术涉及半导体集成电路制造领域，特别是涉及一种超结器件终端结构及其制备方法。

技术介绍

[0002]自从80年代末期超结晶体管(Super Junction MOS，SJ
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MOS)结构被首次提出以来，超结器件结构就以其导通电阻小、导通速度快和开关损耗低等优点而引起了业界的广泛关注，其结构也不断被优化。现有的超结晶体管结构中采用由一系列P型和N型半导体薄层交替排列组成的掺杂区代替传统的垂直双扩散金属氧化物半导体(Vertical Double
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diffused MOSFET，VDMOS)器件中单一轻掺杂的漂移区，以形成超结VDMOS器件，其中，源漏击穿电压(BVdss)与导通电阻(Rdson)是功率器件中两个重要的性能参数，对于这两个性能参数，普遍的设计要求是功率器件不仅要具有高的导通电阻(BVdss)，而且也要具有低的Rdson以降低功耗。在截止态时，由于P型和N型层中的耗尽区电场产生相互补偿效应，使P型和N型层的掺杂浓度可以做的很高而不会引起器件击穿电压的下降；导通时，这种高浓度的掺杂可以使其导通电阻显著下降。因为这种特殊的结构，可有效优化源漏击穿电压和导通电阻(Rdson)的折衷关系，以其导通电阻小、导通速度快和开关损耗低等优点，引起了业界的广泛关注。
[0003]伴随半导体工艺的发展，半导体器件向着小型化、低成本发展，超结器件通过缩小超结结构单元间距(Pitch Size)可使得在相同导通电阻(Rdson)的情形下，器件芯片面积更小，成本更低，但器件芯片面积的减小，使得寄生电容减小，开关速度更快，然而由于超结器件使用横向电场，在高压时，中间N区完全耗尽，存储电荷很小，输出电容(Coss)和反馈电容(Crss)都非常小，米勒电容(Cgd)随漏源电压(Vds)的变化下降非常快，在开关过程中，当米勒电容(Cgd)经过0V至50V的Vds区域时，变化剧烈，dV/dt和di/dt产生突变，N和P区耗尽层宽度减小直到消失而逐渐恢复到原来高掺杂状态，相当于存储电荷突然增加，例如如图1所示的曲线是现有技术中超结器件关断在漏源电压(Vds)为30V时的超结器件终端结构中耗尽区的边界，耗尽区范围过小；在开关过程中，当漏极电压(Vds)比较小时，超结器件的电容产生急剧的变化，也即dV/dt和di/dt产生突变，例如如图2所示，当漏极电压(Vds)在20V～30V区间内，三个寄生电容的非线性特性更为剧烈。以上皆会影响超结器件的系统电磁干扰(Electro Magnetic Interference，EMI)性能，严重时还可能导致器件失效。
[0004]鉴于以上，有必要提供一种超结器件终端结构及其制备方法，以解决现有技术中随着超结结构单元间距和导通电阻的减小，寄生电容的非线性特性剧烈，产生非常大的dv/dt和di/dt突变，形成过高的电压和电流尖峰，同时影响超结器件的系统电磁干扰的问题。

技术实现思路

[0005]鉴于以上所述现有技术的缺点，本专利技术的目的在于提供一种超结器件终端结构及其制备方法，用于解决现有技术中寄生电容的非线性特性剧烈，产生非常大的dv/dt和di/
dt突变，形成过高的电压和电流尖峰，同时影响超结器件的系统EMI的问题。
[0006]为实现上述目的及其他相关目的，本专利技术提供一种超结器件终端结构，所述超结器件终端结构包括：
[0007]半导体衬底；
[0008]外延层，位于所述半导体衬底的表面，所述外延层包括若干个交替排列的n型柱及p型柱；
[0009]厚氧化层，覆盖于所述外延层表面，在每相邻两个所述p型柱之间对应位置的所述厚氧化层上设置有贯穿槽，所述贯穿槽贯穿所述厚氧化层；
[0010]栅氧化层，位于所述贯穿槽下方的所述外延层表面，所述栅氧化层的厚度小于所述厚氧化层；
[0011]多晶硅栅，位于内含所述栅氧化层的所述贯穿槽内。
[0012]可选地，所述多晶硅栅与超结器件的栅极相连接。
[0013]可选地，所有所述n型柱具有相同或不相同的宽度，所有所述p型柱具有相同或不相同的宽度。
[0014]可选地，所述多晶硅栅在所述p型柱宽度方向的宽度小于相邻两个所述p型柱之间的距离。
[0015]可选地，所述半导体衬底及所述外延层的材料包含锗或硅，所述半导体衬底及所述外延层的掺杂类型为n型或p型。
[0016]可选地，所述多晶硅栅的横截面形状包括矩形、梯形、三角形或圆弧形。
[0017]可选地，所述超结器件终端结构还包括截止环，靠近所述超结器件终端区边缘一侧。
[0018]本专利技术还提供一种超结器件终端结构的制备方法，所述超结器件终端结构的制备方法包括：
[0019]S1：提供半导体衬底；
[0020]S2：于所述半导体衬底上形成包括n型柱及p型柱交替排列的外延层；
[0021]S3：于所述外延层表面形成厚氧化层，并于每相邻两个所述p型柱之间对应位置上的所述厚氧化层形成贯穿槽，所述贯穿槽贯穿所述厚氧化层；
[0022]S4：于所述贯穿槽下方的所述外延层表面形成栅氧化层，所述栅氧化层的厚度小于所述厚氧化层；
[0023]S5：于内含所述栅氧化层的所述贯穿槽内形成多晶硅栅。
[0024]可选地，所有所述n型柱具有相同的宽度，所有所述p型柱具有相同的宽度。
[0025]可选地，所述多晶硅栅在所述p型柱宽度方向的宽度小于相邻两个所述p型柱之间的距离。
[0026]如上所述，本专利技术的本专利技术提供一种超结器件终端结构及其制备方法，具有以下有益效果：
[0027]本专利技术的超结器件终端结构在基本保持源漏击穿电压与导通电阻不变的前提下，在超结器件终端区增加多晶硅栅结构，通过调整多晶硅栅在所述超结器件终端区的面积，可以在较低的源漏偏压下引入更多缓变的栅漏电容，使得超结器件的栅漏电容曲线突变区变缓，进而改善超结器件的电磁干扰性能；本专利技术的超结器件终端结构的制备方法制备过
程简单，成本较低，适于大规模制造，有利于本专利技术的推广。
附图说明
[0028]图1显示为现有技术中的超结器件关断时的超结器件中耗尽区的边界示意图。
[0029]图2显示为现有技术中平面器件与超结器件的寄生电容对比图。
[0030]图3显示为本专利技术的超结器件终端结构的制备方法流程示意图。
[0031]图4至图10显示为本专利技术的超结器件终端结构的制备方法各步骤所呈现的结构示意图。
[0032]图11显示为本专利技术的超结器件终端区、现有的超结器件及两部分叠加的Cgd仿真对比图。
[0033]元件标号说明
[0034]10
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半导体衬底
[0035]20
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外延层
[0036]21
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【技术保护点】

【技术特征摘要】
1.一种超结器件终端结构，其特征在于，所述超结器件终端结构包括：半导体衬底；外延层，位于所述半导体衬底的表面，所述外延层包括若干个交替排列的n型柱及p型柱；厚氧化层，覆盖于所述外延层表面，在每相邻两个所述p型柱之间对应位置的所述厚氧化层上设置有贯穿槽，所述贯穿槽贯穿所述厚氧化层；栅氧化层，位于所述贯穿槽下方的所述外延层表面，所述栅氧化层的厚度小于所述厚氧化层；多晶硅栅，位于内含所述栅氧化层的所述贯穿槽内。2.根据权利要求1所述的超结器件终端结构，其特征在于：所述多晶硅栅与超结器件的栅极相连接。3.根据权利要求1所述的超结器件终端结构，其特征在于：所有所述n型柱具有相同或不相同的宽度，所有所述p型柱具有相同或不相同的宽度。4.根据权利要求1所述的超结器件终端结构，其特征在于：所述多晶硅栅在所述p型柱宽度方向的宽度小于相邻两个所述p型柱之间的距离。5.根据权利要求1所述的超结器件终端结构，其特征在于：所述半导体衬底及所述外延层的材料包含锗或硅，所述半导体衬底及所述外延层的掺杂类型为n型或p型。6.根据权利要求1所...

【专利技术属性】
技术研发人员：柴展，栗终盛，罗杰馨，徐大朋，
申请(专利权)人：上海功成半导体科技有限公司，
类型：发明
国别省市：