高电子迁移率晶体管及其制备方法技术

本发明专利技术提供了一种高电子迁移率晶体管及其制备方法。该制备方法中，在形成P型掺杂层后，利用退火工艺促使P型掺杂层中的P型离子在栅极区域向下扩散至势垒层中，从而可提高器件的阈值电压。此外，还有利于增大势垒层中的铝镓氮层内铝的组份，并可进一步增大势垒层的厚度，进而能够降低器件的导通电阻，有效缓解了器件的阈值电压和导通电阻二者相互制约的问题。题。题。

【技术实现步骤摘要】
高电子迁移率晶体管及其制备方法


[0001]本专利技术涉及半导体
，特别涉及一种高电子迁移率晶体管及其制备方法。

技术介绍

[0002]高电子迁移率晶体管(High Electron Mobility Transistor，HEMT)是基于异质结中的二维电子气的高迁移率特性的场效应晶体管，其在低温、低电场下具备较高的电子迁移率，可实现高速低噪音工作。
[0003]目前，HEMT器件一般包括耗尽型HEMT器件和增强型HEMT器件。其中，耗尽型HEMT器件在关断时必须在栅电极上施加负电压偏置，这增加了电路的功耗和复杂度，并且降低了系统的安全性。而增强型HEMT器件能够降低系统的功耗和复杂度，提升安全性，在高温和射频集成电路、高速开关以及微波单片集成电路中具有广阔的应用前景。
[0004]现有技术中，增强型HEMT器件通常采用P型栅极结构，其具体是在栅电极和势垒层之间引入P型掺杂层。但是P型掺杂层存在受主杂质的钝化效应与自补偿效应，导致P型掺杂层内的离子浓度很低，难以进一步提高器件的阈值电压。

技术实现思路

[0005]本专利技术的目的在于提供一种高电子迁移率晶体管的制备方法，以解决现有的高电子迁移率晶体管的阈值电压难以提升的问题。
[0006]为解决上述技术问题，本专利技术提供一种高电子迁移率晶体管的制备方法，包括：在一衬底上依次形成沟道层和势垒层；形成P型掺杂层，所述P型掺杂层形成在所述势垒层上并位于栅极区域内；执行退火工艺，以使所述P型掺杂层中的P型离子至少扩散至所述势垒层中；以及，形成栅电极、源电极和漏电极，所述栅电极形成在所述P型掺杂层上，所述源电极和所述漏电极分别位于所述栅电极的两侧。
[0007]可选的，所述P型掺杂层中掺杂有镁。
[0008]可选的，在执行退火工艺之前，所述P型掺杂层中的镁的浓度为5E18cm
‑3‑
1E20cm
‑3。
[0009]可选的，执行退火工艺以使所述P型掺杂层中的镁扩散，并促使未电离的镁发生电离。
[0010]可选的，所述退火工艺包括：退火温度为700℃
‑
1000℃。以及，所述退火工艺还可包括：退火时间为10min
‑
50min。
[0011]可选的，所述P型掺杂层中的P型离子还扩散至所述沟道层中。
[0012]本专利技术还提供了一种高电子迁移率晶体管，包括：沟道层、势垒层和P型掺杂层，依次形成在一衬底上；其中，在所述P型掺杂层下方的所述势垒层中还掺杂有P型离子，并且所述P型掺杂层内的P型离子和所述势垒层中的P型离子相同；以及，栅电极、源电极和漏电极，所述栅电极形成在所述P型掺杂层上，所述源电极和所述漏电极分别位于所述栅电极的两侧。
[0013]可选的，所述P型掺杂层内的P型离子和所述势垒层中的P型离子均包括镁离子。
[0014]可选的，所述沟道层中也掺杂有P型离子，所述沟道层中的P型离子和所述P型掺杂层内的P型离子相同。
[0015]在本专利技术提供的高电子迁移率晶体管的制备方法中，通过形成P型掺杂层，以实现增强型HEMT器件，并进一步利用退火工艺促使P型掺杂层中的P型离子在栅极区域向下扩散至势垒层中，有利于抬高势垒层的势垒，从而提高器件的阈值电压。在此基础上，还有利于增大势垒层中的铝镓氮层内铝的组份，并可进一步增大势垒层的厚度，进而能够降低器件的导通电阻，有效缓解了器件的阈值电压和导通电阻二者相互制约的问题。
附图说明
[0016]图1为本专利技术一实施例中的高电子迁移率晶体管的制备方法的流程示意图。
[0017]图2
‑
图5为本专利技术一实施例中的高电子迁移率晶体管在其制备过程中的结构示意图。
[0018]其中，附图标记如下：
[0019]100
‑
衬底；
[0020]110
‑
过渡层；
[0021]200
‑
沟道层；
[0022]300
‑
势垒层；
[0023]400P
‑
P型掺杂层；
[0024]500G
‑
栅电极；
[0025]500S
‑
源电极；
[0026]500D
‑
漏电极；
[0027]600
‑
钝化层；
[0028]700P
‑
P型离子扩散区。
具体实施方式
[0029]以下结合附图以及具体实施例对本专利技术提出的高电子迁移率晶体管及其形成方法作进一步详细说明。根据下面说明，本专利技术的优点和特征将更清楚。需要说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本专利技术实施例的目的。应当认识到，附图中所示的诸如“上方”，“下方”，“顶部”，“底部”，“上方”和“下方”之类的相对术语可用于描述彼此之间的各种元件的关系。这些相对术语旨在涵盖除附图中描绘的取向之外的元件的不同取向。例如，如果装置相对于附图中的视图是倒置的，则例如描述为在另一元件“上方”的元件现在将在该元件下方。
[0030]具体参考图1所示的本专利技术一实施例中的高电子迁移率晶体管的制备方法的流程示意图，本实施例中的高电子迁移率晶体管的制备方法包括如下步骤。
[0031]步骤S100，在一衬底上依次形成沟道层和势垒层。
[0032]步骤S200，形成P型掺杂层，所述P型掺杂层形成在所述势垒层上并位于栅极区域内。
[0033]步骤S300，执行退火工艺，以使所述P型掺杂层中的P型离子至少扩散至所述势垒
层中。
[0034]步骤S400，形成源电极、漏电极和栅电极，所述栅电极形成在所述P型掺杂层上，所述源电极和所述漏电极分别位于所述栅电极的两侧。
[0035]本实施例中，在栅电极和势垒层之间设置有P型掺杂层，以提高器件的阈值电压，形成增强型HEMT器件。并且，还通过退火工艺使P型掺杂层中的P型离子在栅极区域向下扩散至势垒层中，有利于抬高势垒层的势垒，进一步提高器件的阈值电压。
[0036]下面结合图2
‑
图5为对本实施例中在制备高电子迁移率晶体管的各个步骤进行详细说明。
[0037]在步骤S100中，具体参考图2所示，在一衬底100上依次形成沟道层200和势垒层300。
[0038]其中，所述衬底100可进一步为氮化镓(GaN)衬底、硅(Si)衬底、碳化硅(SiC)衬底或者蓝宝石衬底等。
[0039]本实施例中，在制备所述沟道层200之前，还在所述衬底100上外延生长过渡层110，所述过渡层110例如为氮化镓(GaN)过渡层或氮化铝(AlN)过渡层等。通过设置所述过渡层110，一方面可减小所述衬底100与后续外延生长的外延层之间的晶格失配，提高外延层的晶体质量；另一方面，还可作为高阻层以减小器件漏电等。
[0040]接着，可利用外延工本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种高电子迁移率晶体管的制备方法，其特征在于，包括：在一衬底上依次形成沟道层和势垒层；形成P型掺杂层，所述P型掺杂层形成在所述势垒层上并位于栅极区域内；执行退火工艺，以使所述P型掺杂层中的P型离子至少扩散至所述势垒层中；形成栅电极、源电极和漏电极，所述栅电极形成在所述P型掺杂层上，所述源电极和所述漏电极分别位于所述栅电极的两侧。2.如权利要求1所述的高电子迁移率晶体管的制备方法，其特征在于，所述P型掺杂层中掺杂有镁。3.如权利要求2所述的高电子迁移率晶体管的制备方法，其特征在于，在执行退火工艺之前，所述P型掺杂层中的镁的浓度为5E18cm
‑3‑
1E20cm
‑3。4.如权利要求2所述的高电子迁移率晶体管的制备方法，其特征在于，执行退火工艺以使所述P型掺杂层中的镁扩散，并促使未电离的镁发生电离。5.如权利要求1所述的高电子迁移率晶体管的制备方法，其特征在于，所述退火工艺包括：退火温度为700℃
‑
1000℃。...

【专利技术属性】
技术研发人员：雷嘉成，许东，彭昊炆，
申请(专利权)人：上海新微半导体有限公司，
类型：发明
国别省市：