一种屏蔽栅沟槽制造技术

本发明专利技术提供一种屏蔽栅沟槽

【技术实现步骤摘要】
一种屏蔽栅沟槽MOS器件及其制备方法


[0001]本专利技术属于半导体集成电路制造领域，涉及一种屏蔽栅沟槽
MOS
器件及其制备方法
。

技术介绍

[0002]在功率
MOS(
金属
‑
氧化物半导体场效应晶体管
)
器件中，由于屏蔽栅功率器件比传统沟槽
MOS
更低的导通电阻
、
更快的开关速度等优点，被广泛应用
。
屏蔽栅沟槽
MOS
器件的栅源寄生电容影响器件的性能，不同性能的器件适用于不同的应用场景，如图1所示，为屏蔽栅沟槽
MOS
器件的剖面结构示意图，包括半导体层
01、
沟槽
011、
场氧层
012、
屏蔽栅层
013、
隔离层
014、
栅介质层
02
及栅导电层
03
，该器件的栅源寄生电容适中，器件的性能较为均衡，器件可以应用于中低频电路中，当器件的栅源寄生电容较本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.
一种屏蔽栅沟槽
MOS
器件的制备方法，其特征在于，包括以下步骤：提供一半导体层，并于所述半导体层中形成多个沿
X
方向间隔排列的沟槽，且所述沟槽的开口向上且沿
Y
方向延伸，所述
X
方向与所述
Y
方向垂直；于所述沟槽中依次形成介电材料层及屏蔽栅材料层，所述介电材料层位于所述沟槽的内壁与底面并包裹所述屏蔽栅材料层的侧壁与底面；在所述沟槽中定义沿
Y
方向依次设置的第一端部区
、
栅极区及第二端部区，刻蚀所述栅极区中的所述屏蔽栅材料层，刻蚀后剩余的所述屏蔽栅材料层作为屏蔽栅层；于所述沟槽中形成覆盖所述屏蔽栅层显露表面的隔离材料层，同步刻蚀所述栅极区的所述介电材料层及所述隔离材料层以得到第一介电层及隔离层；于所述栅极区中依次形成覆盖所述第一介电层上方的所述沟槽显露内壁的栅介质层及填充所述沟槽的栅导电层，形成贯穿所述栅导电层的凹槽；形成至少覆盖所述栅导电层显露表面的第二介电层及填充所述凹槽的顶层导电层；形成与所述栅导电层电连接的栅极结构，形成与所述顶层导电层电连接的选择电极结构，形成与所述屏蔽栅层及位于所述半导体层上表层的源区电连接的源极结构
。2.
根据权利要求1所述的屏蔽栅沟槽
MOS
器件的制备方法，其特征在于：所述凹槽沿
Y
方向尺寸不大于所述栅导电层沿
Y
方向的尺寸
。3.
根据权利要求1所述的屏蔽栅沟槽
MOS
器件的制备方法，其特征在于：所述半导体层的上表层还设有与所述源区导电类型相反的体区，所述体区的底面不低于所述栅导电层的底面，所述源区位于所述体区的上表层
。4.
根据权利要求1所述的屏蔽栅沟槽
MOS
器件的制备方法，其特征在于：形成所述顶层导电层之后，形成所述源极结构
、
所述选择电极结构及所述栅极结构之前，还包括形成层间介质层
、
第一接触孔
、
第二接触孔
、
第三接触孔及栅极接触孔的步骤，所述层间介质层位于所述半导体层的上方且覆盖所述顶层导电层显露表面，所述第一接触孔
、
所述第二接触孔
、
所述第三接触孔及所述栅极接触孔均贯穿所述层间介质层，所述第一接触孔位于所述第一端部区与所述第二端部区的正上方且底面显露出所述屏蔽栅层，所述第二接触孔位于沿
X
方向相邻两个所述沟槽之间的所述半导体层的上方且底面显露出所述源区，所述栅极接触孔的底面显露出所述栅导电层，所述第三接触孔的底面显露出所述顶层导电层
。5.
根据权利要求4所述...

【专利技术属性】
技术研发人员：高学，罗杰馨，柴展，
申请(专利权)人：上海功成半导体科技有限公司，
类型：发明
国别省市：