双极性晶体管及其制造方法技术

本公开的示例实施例提供了一种双极性晶体管及其制造方法。双极性晶体管包括：第一类型阱；第二类型阱，与第一类型阱相邻；第一浅沟槽隔离区，由压应力为负值的绝缘材料构成，位于第二类型阱中并且从衬底的表面向内延伸预定深度；第二浅沟槽隔离区，由压应力为负值的绝缘材料构成，位于第一类型阱和第二类型阱之间并且从衬底的表面向内延伸预定深度；以及基极，形成在第二类型阱中，其中，基极与第一浅沟槽隔离区和第二浅沟槽隔离区相邻。本公开实施例的方案能够实现电流增益Beta的显著提升，并且该与传统CMOS工艺平台兼容。且该与传统CMOS工艺平台兼容。且该与传统CMOS工艺平台兼容。

【技术实现步骤摘要】
双极性晶体管及其制造方法


[0001]本公开的实施例主要涉及半导体领域，并且更具体地，涉及双极性晶体管及其制造方法。

技术介绍

[0002]双极性晶体管(Bipolar Transistor，BJT)和金属氧化物半导体场效应晶体管(Metal
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Oxide
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Semiconductor Field
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Effect Transistor，MOSFET)作为集成电路中不可缺少的两类器件，分别具有各自的优点。以MOSFET为基础的硅CMOS工艺具有集成度高、功耗低等优点，自20世纪80年代问世以来，已经成为集成电路领域的主流发展方向。BJT器件由于速度快、噪声低、输出功率大等独特的优点，在射频和模拟电路应用中仍占据不可替代的位置。
[0003]因此，将BJT器件和主流的Si CMOS工艺集成到同一芯片中是同时发挥两种器件优点、实现低成本工艺的有效途径。电流增益Beta是BJT器件的一个重要参数，高Beta值不仅有利于提高器件的电压增益，而且还可以实现BJT器件在小电流下的使用。然而，目前Si CMOS工艺中集成的BJT器件普遍存在Beta小的问题。
[0004]已知的解决方案中存在与CMOS工艺不兼容或兼容性差以及工艺条件控制难度大等缺陷。因此，亟需开发提高Si CMOS工艺中集成的BJT器件电流增益Beta的方案。

技术实现思路

[0005]根据本公开的示例实施例，提供了一种改进的双极性晶体管的方案，以至少部分克服上述或者其他潜在缺陷。
[0006]在本公开的第一方面，提供一种双极性晶体管的制造方法，包括：对衬底进行刻蚀以形成从衬底的表面向内延伸预定深度的第一浅沟槽和第二浅沟槽；在第一浅沟槽和第二浅沟槽中沉积压应力为负值的绝缘材料，以形成第一浅沟槽隔离区和第二浅沟槽隔离区；对衬底进行离子注入以形成第一类型阱和第二类型阱，使得第一浅沟槽隔离区位于第二类型阱中，第二浅沟槽隔离区位于第一类型阱和第二类型阱之间；以及在第二类型阱的表面处进行离子注入以形成基极，其中，基极与第一浅沟槽隔离区和第二浅沟槽隔离区相邻。
[0007]在一些实施例中，对衬底进行刻蚀以形成从衬底的表面向内延伸预定深度的第一浅沟槽和第二浅沟槽包括：在衬底的表面上间隔开预定距离的第一位置和第二位置处进行刻蚀，以分别形成第一浅沟槽和第二浅沟槽，其中第一浅沟槽和第二浅沟槽相对的侧壁限定基极的宽度。
[0008]在一些实施例中，在第一浅沟槽和第二浅沟槽中沉积压应力为负值的绝缘材料包括：通过化学气相沉积在第一浅沟槽和第二浅沟槽中沉积压应力在
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1GPa至
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3GPa范围内的二氧化硅，直至填满第一浅沟槽和第二浅沟槽。此处仅是示意性示出本公开一些实施例的方案，本公开并不以此为限。
[0009]在一些实施例中，对衬底进行离子注入以形成第一类型阱和第二类型阱包括：在
衬底的表面上的第一浅沟槽隔离区和第二浅沟槽隔离区以外的第一区域和第二区域分别进行第一类型掺杂的离子注入和第二类型掺杂的离子注入，以形成第一类型阱和第二类型阱。
[0010]在一些实施例中，在第二类型阱的表面处进行离子注入包括：在第二类型阱中进行第二类型重掺杂，以形成基极。
[0011]在一些实施例中，在第二类型阱的表面处进行离子注入还包括：在第二类型阱的表面处进行第二类型重掺杂，以形成集电极；以及在第一类型阱的表面处进行第二类型重掺杂，以形成发射极。
[0012]在一些实施例中，第一浅沟槽隔离区被形成为隔离基极和发射极；以及第二浅沟槽隔离区被形成为隔离基极和集电极。
[0013]在本公开的第二方面，提供了一种双极性晶体管，包括：第一类型阱；第二类型阱，与第一类型阱相邻；第一浅沟槽隔离区，由压应力为负值的绝缘材料构成，位于第二类型阱中并且从衬底的表面向内延伸预定深度；第二浅沟槽隔离区，由压应力为负值的绝缘材料构成，位于第一类型阱和第二类型阱之间并且从衬底的表面向内延伸预定深度；以及基极，形成在第二类型阱中，其中，基极与第一浅沟槽隔离区和第二浅沟槽隔离区相邻。
[0014]在一些实施例中，第一浅沟槽隔离区被配置为隔离基极和发射极；以及第二浅沟槽隔离区被配置为隔离基极和集电极。
[0015]在一些实施例中，双极性晶体管还包括：发射极，形成在第二类型阱的表面处，与第一浅沟槽隔离区相邻；以及集电极，与发射极相对，形成在第一类型阱的表面处，与第二浅沟槽隔离区相邻。
[0016]在一些实施例中，绝缘材料的压应力在
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1GPa至
‑
3GPa范围内。
[0017]在本公开的第三方面，提供了一种集成电路，其包括上述第二方面的双极性晶体管以及金属氧化物半导体场效应晶体管。
[0018]本公开实施例的方案，能够实现电流增益Beta的显著提升，并且其工艺与传统CMOS工艺平台兼容。
[0019]应当理解，
技术实现思路
部分中所描述的内容并非旨在限定本公开的实施例的关键或重要特征，亦非用于限制本公开的范围。本公开的其它特征将通过以下的描述变得容易理解。
附图说明
[0020]结合附图并参考以下详细说明，本公开各实施例的上述和其他特征、优点及方面将变得更加明显。在附图中，相同或相似的附图标注表示相同或相似的元素，其中：
[0021]图1示出了本公开的一些实施例的双极性晶体管的制造方法的流程图；
[0022]图2示出了根据本公开的一些实施例的在衬底中形成浅沟槽结构的剖面示意图；
[0023]图3示出了根据本公开的一些实施例的在衬底中形成浅沟槽隔离区的剖面示意图；
[0024]图4示出了根据本公开的一些实施例的在衬底中形成N型阱和P型阱的剖面示意图；
[0025]图5示出了根据本公开的一些实施例的在衬底中形成基极、发射极和集电极的剖
面示意图；
[0026]图6示出了根据本公开的一些实施例的在衬底中形成发射极、基极、集电极的金属电极的剖面示意图；
[0027]图7示出了根据本公开的一些实施例的双极性二极管的剖面示意图；
[0028]图8示出了根据本公开的一些实施例的浅沟槽隔离区中二氧化硅施加0Pa压应力情况下NPN BJT器件中的应力分布示意图；
[0029]图9示出了根据本公开的一些实施例的浅沟槽隔离区中二氧化硅施加
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3GPa压应力情况下NPN BJT器件中的应力分布示意图；
[0030]图10示出了根据本公开的一些实施例的浅沟槽隔离区中二氧化硅施加0Pa压应力情况下NPN BJT器件中的禁带宽度分布示意图；
[0031]图11示出了根据本公开的一些实施例的浅沟槽隔离区二氧化硅施加
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3GPa压应力情况下NPN BJT器件中的禁带宽度分布示意图；
[0032]图12示出了根据本公开的一些实施例的在施加不同的压应力情况下NPN BJT器件中电流IB和IC的曲本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种双极性晶体管的制造方法，包括：对衬底进行刻蚀以形成从所述衬底的表面向内延伸预定深度的第一浅沟槽和第二浅沟槽；在所述第一浅沟槽和所述第二浅沟槽中沉积压应力为负值的绝缘材料，以形成第一浅沟槽隔离区和第二浅沟槽隔离区；对所述衬底进行离子注入以形成第一类型阱和第二类型阱，使得所述第一浅沟槽隔离区位于所述第二类型阱中，所述第二浅沟槽隔离区位于所述第一类型阱和所述第二类型阱之间；以及在所述第二类型阱的表面处进行离子注入以形成基极，其中，所述基极与所述第一浅沟槽隔离区和所述第二浅沟槽隔离区相邻。2.根据权利要求1所述的方法，其中对衬底进行刻蚀以形成从所述衬底的表面向内延伸预定深度的第一浅沟槽和第二浅沟槽包括：在所述衬底的表面上间隔开预定距离的第一位置和第二位置处进行刻蚀，以分别形成所述第一浅沟槽和第二浅沟槽，其中所述第一浅沟槽和所述第二浅沟槽相对的侧壁限定所述基极的宽度。3.根据权利要求1所述的方法，其中，在所述第一浅沟槽和所述第二浅沟槽中沉积压应力为负值的绝缘材料包括：通过化学气相沉积在所述第一浅沟槽和所述第二浅沟槽中沉积压应力在
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1GPa至
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3GPa范围内的二氧化硅，直至填满所述第一浅沟槽和所述第二浅沟槽。4.根据权利要求1所述的方法，其中对所述衬底进行离子注入以形成第一类型阱和第二类型阱包括：在所述衬底的表面上的所述第一浅沟槽隔离区和所述第二浅沟槽隔离区以外的第一区域和第二区域分别进行第一类型掺杂的离子注入和第二类型掺杂的离子注入，以形成所述第一类型阱和所述第二类型阱。5.根据权利要求1所述的方法，其中在所述第二类型阱的表面处进行离子注入包括：在所述第二类...

【专利技术属性】
技术研发人员：请求不公布姓名，
申请(专利权)人：全芯智造技术有限公司，
类型：发明
国别省市：