方法包括形成从衬底突出的第一鳍和第二鳍;形成围绕第一鳍和第二鳍的隔离层;在第一鳍上外延生长第一外延区域并且在第二鳍上外延生长第二外延区域,其中,第一外延区域和第二外延区域合并在一起;对第一外延区域和第二外延区域执行蚀刻工艺,其中,蚀刻工艺将第一外延区域与第二外延区域分隔开;在第一外延区域与第二外延区域之间沉积介电材料;以及形成在第一鳍上方延伸的第一栅极堆叠件。本申请的实施例还涉及半导体器件及其形成方法。实施例还涉及半导体器件及其形成方法。实施例还涉及半导体器件及其形成方法。
【技术实现步骤摘要】
半导体器件及其形成方法
[0001]本申请的实施例涉及半导体器件及其形成方法。
技术介绍
[0002]半导体器件用于各种电子应用,诸如例如个人计算机、手机、数码相机和其他电子设备。半导体器件通常通过在半导体衬底上方依次沉积绝缘或介电层、导电层和半导体材料层,以及使用光刻图案化各个材料层,以在各个材料层上形成电路组件和元件来制造。
[0003]半导体工业通过不断减小最小部件尺寸来持续地改进各个电子组件(例如晶体管、二极管、电阻器、电容器等)的集成密度,从而允许更多的组件集成至给定区域。
技术实现思路
[0004]本申请的一些实施例提供了一种形成半导体器件的方法,包括:形成从衬底突出的第一鳍和第二鳍;形成围绕所述第一鳍和所述第二鳍的隔离层;在所述第一鳍上外延生长第一外延区域并且在所述第二鳍上外延生长第二外延区域,其中,所述第一外延区域和所述第二外延区域合并在一起;对所述第一外延区域和所述第二外延区域执行蚀刻工艺,其中,所述蚀刻工艺将所述第一外延区域与所述第二外延区域分隔开;在所述第一外延区域与所述第二外延区域之间沉积介电材料;以及形成在所述第一鳍上方延伸的第一栅极堆叠件。
[0005]本申请的另一些实施例提供了一种形成半导体器件的方法,包括:形成在衬底上延伸的多个鳍;在所述多个鳍上形成多个外延源极/漏极区域,其中,所述多个外延源极/漏极区域合并在一起以形成合并的外延结构;在所述合并的外延结构上方形成介电层;蚀刻延伸穿过所述介电层并穿过所述合并的外延结构的第一沟槽;将绝缘材料沉积到所述第一沟槽中;以及形成在所述多个鳍上方延伸的栅极结构。
[0006]本申请的又一些实施例提供了一种半导体器件,包括:衬底;第一晶体管器件,位于所述衬底上,所述第一晶体管器件包括:第一多个鳍,在所述衬底上延伸,其中,所述第一多个鳍的相邻鳍分别分隔开第一距离;第一多个外延源极/漏极区域,位于所述第一多个鳍上,其中,所述第一多个外延源极/漏极区域的相邻外延源极/漏极区域分别合并在一起;以及第一栅极结构,在所述第一多个鳍上方延伸;第二晶体管器件,在所述衬底上与所述第一晶体管器件相邻,所述第二晶体管器件包括:第二多个鳍,在所述衬底上延伸,其中,所述第二多个鳍的相邻鳍分别分隔开所述第一距离,其中,所述第一多个鳍的第一鳍与所述第二多个鳍的第二鳍分隔开所述第一距离;第二多个外延源极/漏极区域,位于所述第二多个鳍上,其中,所述第二多个外延源极/漏极区域的相邻外延源极/漏极区域分别合并在一起;以及第二栅极结构,在所述第二多个鳍上方延伸;以及隔离区域,位于所述第一多个外延源极/漏极区域的第一外延源极/漏极区域和所述第二多个外延源极/漏极区域的第二外延源极/漏极区域之间,其中,所述隔离区域物理接触所述第一外延源极/漏极区域和所述第二外延源极/漏极区域,其中,所述隔离区域包括第一绝缘材料。
附图说明
[0007]当结合附图进行阅读时,根据以下详细的描述可最佳地理解本专利技术的各个方面。应该注意,根据工业中的标准实践,各个部件未按比例绘制。实际上,为了清楚的讨论,各种部件的尺寸可以任意地增大或减小。
[0008]图1以三维视图示出了根据一些实施例的FinFET的示例。
[0009]图2、图3、图4、图5、图6、图7、图8A、图8B、图9A、图9B、图10A、图10B和图10C是根据一些实施例的FinFET制造中的中间阶段的截面图。
[0010]图11A、图11B和图11C是根据其他实施例的外延源极/漏极区域的截面图。
[0011]图12A、图12B、图12C、图13A、图13B和图13C是根据一些实施例的FinFET制造中的中间阶段的截面图。
[0012]图14、图15、图16、图17、图18A、图18B和图18C是根据一些实施例的隔离区域制造中的中间阶段的截面图。
[0013]图19A、图19B、图19C、图19D、图19E、图19F、图19G和图19H是根据其他实施例的隔离区域的截面图。
[0014]图20A、图20B、图21A、图21B、图21C、图22A、图22B、图22C、图23A、图23B和图23C是根据一些实施例的FinFET制造中的中间阶段的截面图。
[0015]图24是根据其他实施例的隔离区域的截面图。
[0016]具体实施方法
[0017]本专利技术提供了用于实现本公开的不同特征的许多不同的实施例或实例。下面描述了部件和布置的具体实例以简化本专利技术。当然,这些仅仅是实例,而不旨在限制本专利技术。诸如,在以下描述中,在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例,并且也可以包括在第一部件和第二部件之间可以形成额外的部件,从而使得第一部件和第二部件可以不直接接触的实施例。此外,本专利技术可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的,并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
[0018]而且,为了便于描述,在此可以使用诸如“在
…
下方”、“在
…
下面”、“下部”、“在
…
之上”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外,空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其他方式定向(旋转90度或在其他方位上),并且在此使用的空间相对描述符可以同样地作出相应的解释。
[0019]根据一些实施例,提供了形成在相邻外延源极/漏极区域之间的隔离区域及其形成方法。根据一些实施例示出了形成FinFET器件的中间阶段。讨论了一些实施例的一些变形。在一些实施例中,相邻器件的外延源极/漏极区域生长为使得外延源极/漏极区域合并在一起。根据一些实施例,在相邻器件的合并外延源极/漏极区域之间形成隔离区域。隔离区域将一个器件的先前合并的外延源/漏区域与相邻器件的先前合并的外延源/漏区域隔离并分隔开。在一些情况下,如本文所述的间隔区域的使用可以增加器件密度或改进器件性能。
[0020]图1以三维视图示出了根据一些实施例的FinFET的示例。FinFET包括衬底50(例如,半导体衬底)上的鳍52。隔离区域56设置在衬底50中,并且鳍52突出至相邻隔离区域56
之上并且从相邻隔离区域56之间突出。尽管隔离区域56被描述/图示为与衬底50分离,但如本文所用的术语“衬底”可以用于仅指半导体衬底或包括隔离区域的半导体衬底。另外,虽然鳍52被图示为与衬底50一样的单一连续材料,但是鳍52和/或衬底50可以包括单一材料或多种材料。在本文中,鳍52是指在相邻隔离区域56之间延伸的部分。
[0021]栅极介电层92沿着鳍52的侧壁并且在鳍52的顶面上方,并且栅电极94在栅极介电层92上方。源极/漏极区域82相对于栅极介电层92和栅电极94设置在鳍52的相对侧。图1进一步示出了在后面的图中使用的参考截面。截面A
‑
A沿着栅电极94的纵轴并且在例如垂直于Fi本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种形成半导体器件的方法,包括:形成从衬底突出的第一鳍和第二鳍;形成围绕所述第一鳍和所述第二鳍的隔离层;在所述第一鳍上外延生长第一外延区域并且在所述第二鳍上外延生长第二外延区域,其中,所述第一外延区域和所述第二外延区域合并在一起;对所述第一外延区域和所述第二外延区域执行蚀刻工艺,其中,所述蚀刻工艺将所述第一外延区域与所述第二外延区域分隔开;在所述第一外延区域与所述第二外延区域之间沉积介电材料;以及形成在所述第一鳍上方延伸的第一栅极堆叠件。2.根据权利要求1所述的方法,其中,所述第一鳍和所述第二鳍分隔开26nm至190nm的范围内的距离。3.根据权利要求1所述的方法,其中,所述介电材料包括碳氮化硅。4.根据权利要求1所述的方法,其中,所述第一外延区域是第一鳍式场效应晶体管(FinFET)的源极/漏极区域,并且所述第二外延区域是第二鳍式场效应晶体管的源极/漏极区域。5.根据权利要求1所述的方法,其中所述介电材料的底面比所述隔离层的顶面更靠近所述衬底。6.根据权利要求1所述的方法,其中所述介电材料的底面在所述衬底的顶面下方延伸。7.根据权利要求1所述的方法,其中所述介电材料物理接触所述第一外延区域的侧壁和所述第二外延区域的侧壁。8.根据权利要求1所述的方法,其中在执行所述蚀刻工艺之后,所述第一外延区域与所述第二外延区域分隔开8nm至30nm范围内的距离。9.一种形成半导体器件的方法,包括:形成在衬底上延伸的多个鳍;在所述多个鳍上形成多个外延源极...
【专利技术属性】
技术研发人员:黄玉莲,刘皓恒,张博钦,陈颐珊,蔡明桓,
申请(专利权)人:台湾积体电路制造股份有限公司,
类型:发明
国别省市:
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