一种嵌入式多制层封装芯片制造技术

本实用新型专利技术提供一种嵌入式多制层封装芯片，包括：基板，所述基板上设有底层芯片，所述底层芯片上设有多层顶层芯片，所述基板与所述顶层芯片之间形成悬空区域，所述悬空区域内设有减少悬空假片，且所述减少悬空假片与所述底层芯片呈相对设置；其结构简单，操作方便，解决了现有技术中底层芯片尺寸过小导致顶层芯片在打线过程中芯片存在裂片和翘边的技术问题，提高了芯片的封装良率。提高了芯片的封装良率。提高了芯片的封装良率。

【技术实现步骤摘要】
一种嵌入式多制层封装芯片


[0001]本技术涉及芯片封装
，具体涉及一种嵌入式多制层封装芯片。

技术介绍

[0002]eMCP(Embedded Multi
‑
Chip Package)嵌入式多制层封装芯片与传统的MCP相较之下，eMCP因为有内建的NAND Flash控制晶片，可以减少主晶片运算的负担，并且管理更大容量的快闪记忆体。
[0003]然而嵌入式多制层封装芯片产品要求产品容量足够大,堆叠层数多,由于单颗产品尺寸大小及空间的限制,若底层芯片尺寸过小，会导致高层大尺寸芯片在打线过程中芯片存在裂片和翘边高风险。

技术实现思路

[0004]为了解决上述技术问题，本技术提供的一种嵌入式多制层封装芯片，其结构简单，操作方便，解决了现有技术中底层芯片尺寸过小导致顶层芯片在打线过程中芯片存在裂片和翘边的技术问题，提高了芯片的封装良率。
[0005]为了达到上述目的，本技术的技术方案如下：
[0006]本技术提供一种嵌入式多制层封装芯片，包括：基板，所述基板上设有底层芯片，所述底层芯片上设有多层顶层芯片，所述基板与所述顶层芯片之间形成悬空区域，所述悬空区域内设有减少悬空假片，且所述减少悬空假片与所述底层芯片呈相对设置。
[0007]本技术提供的一种嵌入式多制层封装芯片，其结构简单，操作方便，解决了现有技术中底层芯片尺寸过小导致顶层芯片在打线过程中存在裂片和芯片翘边的技术问题，提高了芯片的封装良率。
[0008]作为优选技术方案，所述减少悬空假片通过第一贴片胶膜与所述基板连接。
[0009]作为优选技术方案，所述顶层芯片的尺寸大于所述底层芯片的尺寸，所述减少悬空假片的高尺寸等于所述底层芯片的高尺寸。
[0010]作为优选技术方案，所述悬空区域布满打线焊盘。
[0011]作为优选技术方案，所述底层芯片通过第二贴片胶膜与所述基板连接。
[0012]作为优选技术方案，所述顶层芯片与底层芯片和减少悬空假片之间设有导线包裹胶膜。
[0013]作为优选技术方案，所述顶层芯片设置于所述导线包裹胶膜上，所述顶层芯片包括：第一顶层芯片和第二顶层芯片，所述第一顶层芯片与所述第二顶层芯片错开式堆叠，所述第一顶层芯片通过第三贴片胶膜与所述第二顶层芯片连接。
[0014]作为优选技术方案，所述顶层芯片上至少连接有一根金线，所述底层芯片至少连接有两根金线。
[0015]作为优选技术方案，所述基板上设有主控芯片，所述主控芯片与所述底层芯片呈相对设置，所述主控芯片通过第四贴片胶膜与所述基板连接。
[0016]作为优选技术方案，所述主控芯片上至少连接有一根金线。
[0017]本技术提供的一种嵌入式多制层封装芯片，其结构简单，操作方便，解决了现有技术中底层芯片尺寸过小导致顶层芯片在打线过程中存在裂片和芯片翘边的技术问题，提高了芯片的封装良率。
附图说明
[0018]图1为本技术提供的嵌入式多制层封装芯片的打线图；
[0019]图2为本技术提供的嵌入式多制层封装芯片的堆叠图；
[0020]其中，1
‑
基板；2
‑
底层芯片；3
‑
顶层芯片；4
‑
悬空区域；5
‑
减少悬空假片；6
‑
第一贴片胶膜；7
‑
第二贴片胶膜；8
‑
导线包裹胶膜；9
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第一顶层芯片；10
‑
第二顶层芯片；11
‑
第三贴片胶膜；12
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金线；13
‑
主控芯片；14
‑
第四贴片胶膜。
具体实施方式
[0021]下面结合附图详细说明本技术的优选实施方式。
[0022]可以理解，本技术是通过一些实施例达到本技术的目的，如图1
‑
2所示，本技术提供的嵌入式多制层封装芯片，包括：基板1，所述基板1上设有底层芯片2，所述底层芯片2上设有多层顶层芯片3，所述基板1与所述顶层芯片3之间形成悬空区域4，所述悬空区域4内设有减少悬空假片5，且所述减少悬空假片5与所述底层芯片2呈相对设置；所述减少悬空假片5通过第一贴片胶膜6与所述基板1连接；所述顶层芯片3的尺寸大于所述底层芯片2的尺寸，所述减少悬空假片5的高尺寸等于所述底层芯片2的高尺寸；所述悬空区域4布满打线焊盘；所述底层芯片2通过第二贴片胶膜7与所述基板1连接；所述顶层芯片3与所述底层芯片2和减少悬空假片5之间设有导线包裹胶膜8；所述顶层芯片3设置于所述导线包裹胶膜8上，所述顶层芯片3包括：第一顶层芯片9和第二顶层芯片10，所述第一顶层芯片9与所述第二顶层芯片10错开式堆叠，所述第一顶层芯片9通过第三贴片胶膜11与所述第二顶层芯片10连接；所述顶层芯片3上至少连接有一根金线12，所述底层芯片2至少连接有两根金线12；所述基板1上设有主控芯片13，所述主控芯片13与所述底层芯片2呈相对设置，所述主控芯片13通过第四贴片胶膜14与所述基板1连接；所述主控芯片13上至少连接有一根金线12；其结构简单，操作方便，解决了现有技术中底层芯片2尺寸过小导致顶层芯片3在打线过程中芯片存在裂片和翘边的技术问题，提高了芯片的封装良率。
[0023]在一些实施例中，包括：基板1，所述基板1上设有底层芯片2，所述底层芯片2上设有多层顶层芯片3，所述基板1与所述顶层芯片3之间形成悬空区域4，所述悬空区域4内设有减少悬空假片5，且所述减少悬空假片5与所述底层芯片2呈相对设置。
[0024]采用上述实施例，其结构简单，操作方便，在悬空区域4内设有减少悬空假片5，减少悬空假片5设置能够减小或去除悬空区域的面积，减小或去除悬空区域的面积能够有效避免了打线键合过程中因为受力程度不同导致芯片翘边和裂片的技术问题出现。
[0025]在一些实施例中，所述减少悬空假片5通过第一贴片胶膜6与所述基板1连接。
[0026]采用上述实施例，其结构简单，操作方便，保证了芯片封装的稳定性。
[0027]在一些实施例中，所述顶层芯片3的尺寸大于所述底层芯片2的尺寸，所述减少悬空假片的高尺寸等于所述底层芯片的高尺寸。
[0028]采用上述实施例，其结构简单，操作方便，顶层芯片3的长度尺寸比所述底层芯片2的长度尺寸过大会导致悬空区域4的面积过大，减少悬空假片的高尺寸等于所述底层芯片的高尺寸保证了芯片封装结构的稳定性。
[0029]在一些实施例中，所述悬空区域布满打线焊盘。
[0030]采用上述实施例，其结构简单，操作方便，便于对芯片打线键合。
[0031]在一些实施例中，所述底层芯片2通过第二贴片胶膜7与所述基板1连接。
[0032]采用上述实施例，其结构简单，操作方便，保证了芯片封装的稳定性。
[0033]在一些实施例中，所述顶层芯片3与所述底本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种嵌入式多制层封装芯片，其特征在于，包括：基板，所述基板上设有底层芯片，所述底层芯片上设有多层顶层芯片，所述基板与所述顶层芯片之间形成悬空区域，所述悬空区域内设有减少悬空假片，且所述减少悬空假片与所述底层芯片呈相对设置。2.根据权利要求1所述的嵌入式多制层封装芯片，其特征在于，所述减少悬空假片通过第一贴片胶膜与所述基板连接。3.根据权利要求1所述的嵌入式多制层封装芯片，其特征在于，所述顶层芯片的尺寸大于所述底层芯片的尺寸，所述减少悬空假片的高尺寸等于所述底层芯片的高尺寸。4.根据权利要求1所述的嵌入式多制层封装芯片，其特征在于，所述悬空区域布满打线焊盘。5.根据权利要求1所述的嵌入式多制层封装芯片，其特征在于，所述底层芯片通过第二贴片胶膜与所述基板连接。6.根据权利要求1所述的嵌入式多制层封装芯片...

【专利技术属性】
技术研发人员：周玥波，
申请(专利权)人：华天科技南京有限公司，
类型：新型
国别省市：