半导体结构及其制备方法技术

本申请涉及一种半导体结构及其制备方法，所述半导体结构包括：衬底、栅极结构、顶部金属层及第一金属层。其中，栅极结构位于衬底的顶面；顶部金属层位于栅极结构沿第一方向远离衬底的一侧，顶部金属层包括若干沿第二方向间隔排列的顶部金属线；第一金属层位于栅极结构与顶部金属层之间，第一金属层包括若干沿第二方向间隔排列的第一金属线；其中，顶部金属线的最大线宽小于第一金属线的最小线宽；相邻顶部金属线的最大间距小于相邻第一金属线的最小间距。上述结构增大了单位面积可布线的密度，且减少了一层金属层及光刻胶层，从而能够提高芯片的集成化程度，并降低了芯片的生产成本。并降低了芯片的生产成本。并降低了芯片的生产成本。

【技术实现步骤摘要】
半导体结构及其制备方法


[0001]本申请涉及集成电路
，特别是涉及一种半导体结构及其制备方法。

技术介绍

[0002]随着集成电路制造技术的飞速发展，集成电路中包含巨大数量的半导体器件，在如此大规模的集成电路中，器件之间高可靠、高密度的连接不仅要在单层中进行，而且需要在多层之间进行，因此，通常利用多层互连结构对半导体器件进行连接。
[0003]然而，随着集成电路工艺按照摩尔定律等比例缩小，器件尺寸会快速缩小，而受键合工艺的限制，焊盘尺寸变小的速度却很慢；同时，芯片功能的复杂化导致输入输出焊盘数量不断增加，焊盘在芯片中所占面积越来越大。因此，亟需一种焊盘尺寸更小、金属导线密度更高的半导体结构，以提高焊接的可靠性。

技术实现思路

[0004]基于此，有必要针对上述
技术介绍
中的问题，提供一种半导体结构及其制备方法，减小焊盘的尺寸及间距，以增大焊盘的密度，同时保证焊盘的质量，从而提高焊接的可靠性以及芯片的质量。
[0005]为实现上述目的及其他相关目的，本申请的一方面提供一种半导体结构，包括衬底、栅极结构、顶部金属层及第一金属层。其中，栅极结构位于衬底的顶面；顶部金属层位于栅极结构沿第一方向远离衬底的一侧，顶部金属层包括若干沿第二方向间隔排列的顶部金属线；第一金属层位于栅极结构与顶部金属层之间，第一金属层包括若干沿第二方向间隔排列的第一金属线；其中，顶部金属线的最大线宽小于第一金属线的最小线宽；相邻顶部金属线的最大间距小于相邻第一金属线的最小间距。
[0006]于上述半导体结构中，顶部金属层包括若干个沿第二方向排布的顶部金属线，顶部金属线的最大线宽小于第一金属线的最小线宽，即顶部金属线的尺寸相对于第一金属线而减小，且相邻顶部金属线的最大间距小于相邻第一金属线的最小间距，即顶部金属层的密度大于第一金属层的密度。因此，本申请相对于第一金属层以及传统技术中的顶部金属来说，减小了第一金属线的线宽，使得单位面积可布线的密度增大，且由于单位面积可布线的密度增大，相对于传统电路布线系统至少减少了一层金属层及对应的光刻胶层，从而能够提高芯片的集成化程度，并降低了芯片的生产成本。
[0007]在其中一些实施例中，顶部金属层还包括顶部金属焊盘，半导体结构还包括钝化层及焊线衬垫。其中，钝化层位于顶部金属层的顶面，钝化层内具有开口，钝化层的开口暴露出部分顶部金属焊盘的顶面；焊线衬垫位于钝化层的开口内，且与顶部金属焊盘欧姆接触。
[0008]在其中一些实施例中，钝化层开口的宽度小于顶部金属焊盘的宽度。
[0009]在其中一些实施例中，顶部金属焊盘的宽度大于顶部金属线的最大宽度。
[0010]在其中一些实施例中，衬底内形成有沿第二方向间隔分布的掺杂区域；掺杂区域
包括第一导电类型掺杂区域及第二导电类型掺杂区域。
[0011]在其中一些实施例中，相邻的相同导电类型的掺杂区域之间具有栅极有源区，栅极结构位于栅极有源区的正上方。
[0012]在其中一些实施例中，栅极结构包括栅导电层及栅介质层。其中，栅导电层位于栅极有源区的正上方；栅介质层位于栅导电层与衬底之间，且覆盖衬底的顶面。
[0013]本申请的另一方面提供一种半导体结构的制备方法，包括：提供衬底；于衬底的顶面形成栅极结构；于栅极结构沿第一方向远离衬底的一侧形成第一金属层，第一金属层包括若干沿第二方向间隔排列的第一金属线；于第一金属层沿第一方向远离衬底的一侧形成顶部金属层，顶部金属层包括若干沿第二方向间隔排列的顶部金属线；其中，顶部金属线的最大线宽小于第一金属线的最小线宽；相邻顶部金属线的最大间距小于相邻第一金属线的最小间距。
[0014]于上述半导体结构的制备方法中，栅极结构沿第一方向远离衬底的一侧形成有第一金属层及顶部金属层，第一金属层包括若干沿第二方向间隔排列的第一金属线，顶部金属层包括沿第二方向间隔排列的若干顶部金属线。其中，顶部金属线的尺寸小于第一金属线的尺寸，且顶部金属层的密度大于第一金属层的密度，即顶部金属层的单位面积可布线的密度更大，且相对于传统电路布线系统至少减少了一层金属层及相应的光刻胶层，在提高了半导体集成化程度的同时，保证了器件性能的稳定，并减少了生产成本。
[0015]在其中一些实施例中，顶部金属层还包括顶部金属焊盘，于第一金属层沿第一方向远离衬底的一侧形成顶部金属层之后，还包括：于顶部金属层的顶面形成钝化层，钝化层内具有开口，开口暴露出部分顶部金属焊盘的顶面；于钝化层的开口内形成焊线衬垫，焊线衬垫与顶部金属焊盘欧姆接触。
[0016]在其中一些实施例中，钝化层开口的宽度小于顶部金属焊盘的宽度。
[0017]在其中一些实施例中，顶部金属焊盘的宽度大于顶部金属线的最大宽度。
附图说明
[0018]为了更好地描述和说明这里公开的那些申请的实施例和/或示例，可以参考一幅或多幅附图。用于描述附图的附加细节或示例不应当被认为是对所公开的申请、目前描述的实施例和/或示例以及目前理解的这些申请的最佳模式中的任何一者的范围的限制。
[0019]图1显示为本申请一实施例中提供的半导体结构截面示意图；图2显示为本申请另一实施例中提供的半导体结构截面示意图；图3显示为本申请一实施例中提供的半导体结构制备方法的流程示意图；图4显示为本申请另一实施例中提供的半导体结构制备方法的流程示意图；图5
‑
图10显示为本申请一实施例中提供的半导体结构制备方法中各步骤所得的半导体结构截面示意图。
[0020]附图标记说明：10、衬底；101、第一导电类型掺杂区域；102、第二导电类型掺杂区域；103、栅极有源区；11、栅极结构；111、栅导电层；112、栅介质层；12、第一介质层；13、第一金属层；131、第一金属线；14、第二介质层；15、顶部金属层；151、顶部金属线；152、顶部金属焊盘；16、顶部介质层；17、钝化层；18、金属材料层；19、掩膜材料层；20、掩膜层；21、焊线衬垫；25、第二金
属层；26、第三介质层；27、顶端介质层；28、顶端衬垫层；281、顶端金属焊盘；29、保护层。
具体实施方式
[0021]为了便于理解本申请，下面将参考相关附图对本申请进行更全面的描述。附图中给出了本申请的首选实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本申请的公开内容更加透彻全面。
[0022]除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的
的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。本文所使用的术语“及／或”包括一个或多个相关的所列项目的任意的和所有的组合。
[0023]应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体结构，其特征在于，包括：衬底；栅极结构，位于所述衬底的顶面；顶部金属层，位于所述栅极结构沿第一方向远离所述衬底的一侧，所述顶部金属层包括若干沿第二方向间隔排列的顶部金属线；第一金属层，位于所述栅极结构与所述顶部金属层之间，所述第一金属层包括若干沿所述第二方向间隔排列的第一金属线；其中，所述顶部金属线的最大线宽小于所述第一金属线的最小线宽；相邻所述顶部金属线的最大间距小于相邻所述第一金属线的最小间距。2.根据权利要求1所述的半导体结构，其特征在于，所述顶部金属层还包括顶部金属焊盘，所述半导体结构还包括：钝化层，位于所述顶部金属层的顶面，所述钝化层内具有开口，所述开口暴露出部分所述顶部金属焊盘的顶面；焊线衬垫，位于所述开口内，且与所述顶部金属焊盘欧姆接触。3.根据权利要求2所述的半导体结构，其特征在于，所述钝化层开口的宽度小于所述顶部金属焊盘的宽度。4.根据权利要求3所述的半导体结构，其特征在于，所述顶部金属焊盘的宽度大于所述顶部金属线的最大宽度。5.根据权利要求1
‑
4任一项所述的半导体结构，其特征在于，所述衬底内形成有沿所述第二方向间隔分布的掺杂区域；所述掺杂区域包括第一导电类型掺杂区域及第二导电类型掺杂区域。6.根据权利要求5所述的半导体结构，其特征在于，相邻的相同导电类型的掺杂区域之间具有栅极有源区，所述栅极...

【专利技术属性】
技术研发人员：张有志，沈安星，
申请(专利权)人：广州粤芯半导体技术有限公司，
类型：发明
国别省市：