半导体器件、堆叠式复合沟槽结构的制作方法技术

本发明专利技术涉及一种半导体器件、堆叠式复合沟槽结构的制作方法。上述堆叠式复合沟槽结构的制作方法将堆叠式复合沟槽结构按照多级沟槽结构逐级进行制作，在第一级沟槽结构制作时，先在基底上制作沟槽，在沟槽中填充形成半导体层，随后各级沟槽结构制作时，先在前一级的沟槽结构的基础上生外延层，再在外延层上制作露出前一级的半导体层的沟槽，并且，前后两级中沟槽的宽度不同，然后在沟槽中填充形成半导体层，如此逐级形成堆叠的宽度变化的半导体层。上述制作方法能够通过常规工艺的组合制作得到堆叠式复合沟槽结构，工艺流程简单，材料选择范围更广。择范围更广。择范围更广。

【技术实现步骤摘要】
半导体器件、堆叠式复合沟槽结构的制作方法


[0001]本专利技术涉及半导体制造
，特别是涉及一种半导体器件、堆叠式复合沟槽结构的制作方法。

技术介绍

[0002]随着技术发展，纵向工艺技术在半导体制造中越来越受到关注。如图1所示，目前，平面MOSFET（金属氧化物半导体场效应管）的工艺技术已经较为成熟，在14nm以下工艺中，鱼鳍MOSFET（FinFET）的工艺技术被广泛应用，GAAFET（Gate
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All
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Around FET，全环绕栅极晶体管）也得到了深入研究。从平面MOSFET到FinFET、GAAFET，是工艺技术从平面到纵向的一个发展过程。
[0003]沟槽技术在半导体制造工艺中被广泛使用，例如浅沟槽隔离（STI）、深沟槽隔离（DTI）、沟槽MOS管的制造等均采用了沟槽技术。图2示出了一种堆叠式复合沟槽结构，其包括多级沟槽结构。该结构的工艺实现有利于纵向结构器件如GAAFET等的制造。
[0004]传统的沟槽蚀刻工艺，无论是浅沟槽还是深沟槽，皆是沟槽顶部宽度与底部宽度相近，或底部宽度稍微大于顶部宽度，难以实现图2中堆叠式复合沟槽的结构。

技术实现思路

[0005]基于此，有必要提供一种能够实现上述堆叠式复合沟槽结构的制作方法，以及提供具有该堆叠式复合沟槽结构的半导体器件。
[0006]本专利技术的一个目的是提供一种半导体器件中堆叠式复合沟槽结构的制作方法，方案如下：一种半导体器件中堆叠式复合沟槽结构的制作方法，其特征在于，所述堆叠式复合沟槽结构包括多级沟槽结构，所述制作方法是逐级进行沟槽结构的制作；第一级沟槽结构的制作步骤包括：获取基底；在所述基底上制作第一级的沟槽；在第一级的沟槽中填充形成第一级的半导体层；第n级沟槽结构的制作步骤包括：在第n
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1级沟槽结构的基础上生长第n级的外延层；在第n级的外延层上制作第n级的沟槽，第n级的沟槽贯穿所述外延层至露出第n
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1级的半导体层，第n级的沟槽的宽度不同于第n
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1级的沟槽的宽度；在第n级的沟槽中填充形成第n级的半导体层；其中，n为大于等于2的整数。
[0007]在其中一个实施例中，各级沟槽结构的制作步骤还包括：在制作本级的沟槽之前，在所述基底或者本级的外延层上制作本级的第一热氧化层；
本级的沟槽贯穿本级的第一热氧化层至所述基底或者本级的外延层中。
[0008]在其中一个实施例中，各级沟槽结构的制作步骤还包括：在形成本级的半导体层之后，清除本级的第一热氧化层。
[0009]在其中一个实施例中，各级沟槽结构的制作步骤还包括：在制作本级的沟槽之后，且在形成本级的半导体层之前，在本级的沟槽的内壁制作本级的第二热氧化层。
[0010]在其中一个实施例中，各级的半导体层的材料独立地选自非掺杂多晶硅、杂质掺杂多晶硅中的至少一种。
[0011]在其中一个实施例中，各级沟槽结构的制作步骤还包括：对本级的半导体层进行杂质离子注入。
[0012]在其中一个实施例中，各级的外延层的厚度为0.5μm~10μm。
[0013]在其中一个实施例中，各级的半导体层以同一对称轴呈轴对称。
[0014]在其中一个实施例中，奇数级的沟槽具有相同宽度，偶数级的沟槽具有相同宽度。
[0015]本专利技术的另一个目的是提供一种半导体器件，方案如下：一种半导体器件，具有堆叠式复合沟槽结构，所述堆叠式复合沟槽结构是通过上述任一实施例所述的制作方法制作得到。
[0016]与现有方案相比，上述半导体器件、堆叠式复合沟槽结构的制作方法具有以下有益效果：上述堆叠式复合沟槽结构的制作方法将堆叠式复合沟槽结构按照多级沟槽结构逐级进行制作，在第一级沟槽结构制作时，先在基底上制作沟槽，在沟槽中填充形成半导体层，随后各级沟槽结构制作时，先在前一级的沟槽结构的基础上生外延层，再在外延层上制作露出前一级的半导体层的沟槽，并且，前后两级中沟槽的宽度不同，然后在沟槽中填充形成半导体层，如此逐级形成堆叠的宽度变化的半导体层。上述制作方法能够通过常规工艺的组合制作得到堆叠式复合沟槽结构，工艺流程简单，材料选择范围更广。
[0017]上述半导体器件具有通过上述任一实施例所述的制作方法制作得到的堆叠式复合沟槽结构，因而能够获得相应的技术效果。
附图说明
[0018]图1为MOSFET由平面结构向立体结构发展的示意图；图2为一种堆叠式复合沟槽结构的结构示意图；图3为在基底上制作第一级的沟槽并进行热氧化的示意图；图4为在第一级的沟槽中填充形成第一级的半导体层的示意图；图5为在第一级沟槽结构的基础上生长第二级的外延层的示意图；图6为在第二级的外延层上制作第二级的沟槽的示意图；图7为在第二级的沟槽中填充形成第二级的半导体层的示意图；图8为在基底中形成第一级的半导体层、第二级的半导体层以及第三级的半导体层的示意图；图9为在第三级沟槽结构的基础上生长第四级的外延层的示意图；图10为在第四级的外延层上制作第四级的沟槽并填充第四级的半导体层的示意
图；图11为在第四级沟槽结构的基础上生长第五级的外延层的示意图；图12为在第五级的外延层上制作第五级的沟槽并填充第五级的半导体层的示意图；图13为基底上制作掩膜层的示意图；图14为在掩膜层上设置图案化的光刻胶层的示意图；图15为一实施例的堆叠式复合沟槽结构的制作方法所使用的光罩版图。
具体实施方式
[0019]为了便于理解本专利技术，下面将参照相关附图对本专利技术进行更全面的描述。附图中给出了本专利技术的较佳实施例。但是，本专利技术可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本专利技术的公开内容的理解更加透彻全面。
[0020]需要说明的是，当元件被称为“设置于”另一个元件，它可以直接在另一个元件上或者也可以存在居中的元件。当一个元件被认为是“连接”另一个元件，它可以是直接连接到另一个元件或者可能同时存在居中元件。
[0021]在本专利技术的描述中，需要理解的是，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。
[0022]除非另有定义，本文所使用的所有的技术和科学术语与属于本专利技术的
的技术人员通常理解的含义相同。本文中在本专利技术的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本专利技术。本文所使用的术语“和／或”包括一个或多个相关的所列项目的任意的和所有的组合。
[0023]本专利技术提供一种半导体器件中堆叠式复合沟槽结构的制作方法。堆叠式复合沟槽结构包括多级沟槽结构，级数例如为两级、三级、四级、五级等。
[0024]请参考图3至图7所示，一实施例的堆叠式复合沟槽结构的制作方法中，第一级沟槽结构的制作步骤包括：获取基底；如图3所示，在基底100上制作第一级的沟槽111；如图4所本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件中堆叠式复合沟槽结构的制作方法，其特征在于，所述堆叠式复合沟槽结构包括多级沟槽结构，所述制作方法是逐级进行沟槽结构的制作；第一级沟槽结构的制作步骤包括：获取基底；在所述基底上制作第一级的沟槽；在第一级的沟槽中填充形成第一级的半导体层；第n级沟槽结构的制作步骤包括：在第n
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1级沟槽结构的基础上生长第n级的外延层；在第n级的外延层上制作第n级的沟槽，第n级的沟槽贯穿所述外延层至露出第n
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1级的半导体层，第n级的沟槽的宽度不同于第n
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1级的沟槽的宽度；在第n级的沟槽中填充形成第n级的半导体层；其中，n为大于等于2的整数。2.如权利要求1所述的制作方法，其特征在于，各级沟槽结构的制作步骤还包括：在制作本级的沟槽之前，在所述基底或者本级的外延层上制作本级的第一热氧化层；本级的沟槽贯穿本级的第一热氧化层至所述基底或者本级的外延层中。3.如权利要求2所述的制作方法，其特征在于，各级沟槽结构的制作步骤还包括：在...

【专利技术属性】
技术研发人员：于绍欣，
申请(专利权)人：广州粤芯半导体技术有限公司，
类型：发明
国别省市：