半导体结构的制备方法及半导体结构技术

本申请涉及一种半导体结构的制备方法及半导体结构。半导体结构的制备方法包括：提供基底；于所述基底的表面形成电极叠层，所述电极叠层包括层叠设置的第一保护层、电极层和第二保护层；采用刻蚀工艺于所述电极叠层内形成多个间隔排布的开口；采用高密度等离子体沉积工艺于所述开口内及所述电极叠层远离所述基底的表面形成层间介质层，其中，所述高密度等离子体沉积工艺中采用的淀积刻蚀比为3~3.5。第一保护层和第二保护层分别对电极层的上下表面进行保护，避免电极层受到损伤产生空洞；高密度等离子体沉积工艺中采用的淀积刻蚀比为3~3.5，以降低形成层间介质层的时间，减小应力，减少电极层空洞的产生。减少电极层空洞的产生。减少电极层空洞的产生。

【技术实现步骤摘要】
半导体结构的制备方法及半导体结构


[0001]本申请涉及半导体
，特别是涉及一种半导体结构的制备方法及半导体结构。

技术介绍

[0002]随着半导体技术的发展，HV
‑
CMOS（High Voltage
‑
Complementary Metal Oxide Semiconductor，高压互补金属氧化物半导体）结构因其自身的优势广泛应用于半导体产品中。
[0003]MBIST（memory build
‑
in
‑
self test，存储器内建自测试）是HV
‑
CMOS结构的良率测试中的一项，常规制备HV
‑
CMOS结构的过程中，由于制备工艺的不足，电极层没有被很好地保护到，容易在电极层产生void（空洞），MBIST的测试结果良率较低。

技术实现思路

[0004]基于此，有必要针对上述问题提供一种半导体结构的制备方法及半导体结构。
[0005]为了解决上述问题，一方面，本专利技术提供了一种半导体结构的制备方法，包括：提供基底；于所述基底的表面形成电极叠层，所述电极叠层包括层叠设置的第一保护层、电极层和第二保护层；采用刻蚀工艺于所述电极叠层内形成多个间隔排布的开口；采用高密度等离子体沉积工艺于所述开口内及所述电极叠层远离所述基底的表面形成层间介质层，其中，所述高密度等离子体沉积工艺中采用的淀积刻蚀比为3~3.5。
[0006]本申请的半导体结构的制备方法中，通过在基底的表面形成电极叠层，电极叠层包括层叠设置的第一保护层、电极层和第二保护层，第一保护层和第二保护层分别对电极层的上下表面进行保护，避免电极层受到损伤产生空洞；采用高密度等离子体沉积工艺于电极层的开口内及电极叠层远离基底的表面形成层间介质层，形成层间介质层的过程中，若时间过长，会导致半导体结构的应力增加，电极层产生空洞，因此本申请的高密度等离子体沉积工艺中采用的淀积刻蚀比为3~3.5，以降低形成层间介质层的时间，减小应力，减少电极层空洞的产生。
[0007]在其中一个实施例中，所述于所述基底的表面形成电极叠层，包括：于所述基底的表面形成所述第一保护层；于所述第一保护层远离所述基底的表面形成所述电极层；于所述电极层远离所述第一保护层的表面形成所述第二保护层；其中，所述第一保护层、所述电极层及所述第二保护层形成于同一真空环境下。
[0008]在其中一个实施例中，所述第一保护层、所述电极层及所述第二保护层的材料中均包括金属。
[0009]在其中一个实施例中，所述第一保护层包括第一导电层及第一电极介质层；所述
第二保护层包括第二导电层及第二电极介质层；所述于所述基底的表面形成所述第一保护层，包括：于所述基底的表面形成所述第一导电层；于所述第一导电层远离所述基底的表面形成所述第一电极介质层；所述于所述电极层远离所述第一保护层的表面形成所述第二保护层，包括：于所述电极层远离所述第一电极介质层的表面形成所述第二导电层；于所述第二导电层远离所述电极层的表面形成所述第二电极介质层。
[0010]在其中一个实施例中，所述第一导电层为钛层；所述第一电极介质层为氮化钛层；所述第二导电层为钛层；所述第二电极介质层为氮化钛层。
[0011]在其中一个实施例中，所述采用刻蚀工艺于所述电极叠层内形成多个间隔排布的开口的过程中，所述刻蚀工艺采用的温度为58℃~70℃。
[0012]在其中一个实施例中，所述方法还包括：对所述层间介质层远离所述电极叠层的表面进行化学机械研磨；于所述层间介质层内形成多个间隔排布的通孔。
[0013]本申请还提供一种半导体结构，采用上述任一项方案所述的半导体结构的制备方法制备得到，所述半导体结构包括：基底；电极叠层，位于所述基底的表面，所述电极叠层包括层叠设置的第一保护层、电极层和第二保护层；其中，所述电极叠层内具有多个间隔排布的开口；层间介质层，位于所述开口内及所述电极叠层远离所述基底的表面。
[0014]本申请的半导体结构，包括电极叠层，电极叠层包括层叠设置的第一保护层、电极层和第二保护层，第一保护层和第二保护层分别对电极层的上下表面进行保护，避免电极层受到损伤产生空洞；本申请的半导体结构采用本申请的半导体结构的制备方法制备形成，采用高密度等离子体沉积工艺于电极层的开口内及电极叠层远离基底的表面形成层间介质层，形成层间介质层的过程中，若时间过长，会导致半导体结构的应力增加，电极层产生空洞，因此本申请的高密度等离子体沉积工艺中采用的淀积刻蚀比为3~3.5，以降低形成层间介质层的时间，减小应力，减少电极层空洞的产生。
[0015]在其中一个实施例中，所述第一保护层位于所述基底的表面；所述电极层位于所述第一保护层远离所述基底的表面；所述第二保护层位于所述电极层远离所述第一保护层的表面。
[0016]在其中一个实施例中，所述第一保护层包括：第一导电层，位于所述基底的表面；第一电极介质层，位于所述第一导电层远离所述基底的表面；所述第二保护层包括：第二导电层，位于所述电极层远离所述第一电极介质层的表面；第二电极介质层，位于所述第二导电层远离所述电极层的表面。
附图说明
[0017]为了更清楚地说明本申请实施例或传统技术中的技术方案，下面将对实施例或传
统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0018]图1为一实施例中提供的半导体结构的制备方法的流程图；图2为一实施例中提供的半导体结构的制备方法中步骤S102所得结构的截面结构示意图；图3为一实施例中提供的半导体结构的制备方法中步骤S103所得结构的截面结构示意图；图4为一实施例中提供的半导体结构的制备方法中步骤S104所得结构的截面结构示意图；图5为一实施例中提供的电极叠层的截面结构示意图；图6为一实施例中提供的半导体结构的截面结构示意图；图7为一实施例中提供的对层间介质层远离电极叠层的表面进行化学机械研磨所得结构的截面结构示意图；图8为一实施例中提供的于层间介质层内形成多个间隔排布的通孔所得结构的截面结构示意图。
[0019]附图标记说明：1
‑
基底；2
‑
电极叠层；20
‑
开口；21
‑
第一保护层；211
‑
第一导电层；212
‑
第一电极介质层；22
‑
电极层；23
‑
第二保护层；231
‑
第二导电层；232
‑
第二电极介质层；3
‑
掩膜层；30
‑
掩膜窗口；4
‑
层间介质层；40
‑
通孔；5
‑
富硅氧化物层。
具体实施方式
[0020]为了便于理解本申本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体结构的制备方法，其特征在于，包括：提供基底；于所述基底的表面形成电极叠层，所述电极叠层包括层叠设置的第一保护层、电极层和第二保护层；采用刻蚀工艺于所述电极叠层内形成多个间隔排布的开口；采用高密度等离子体沉积工艺于所述开口内及所述电极叠层远离所述基底的表面形成层间介质层，其中，所述高密度等离子体沉积工艺中采用的淀积刻蚀比为3~3.5。2.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述于所述基底的表面形成电极叠层，包括：于所述基底的表面形成所述第一保护层；于所述第一保护层远离所述基底的表面形成所述电极层；于所述电极层远离所述第一保护层的表面形成所述第二保护层；其中，所述第一保护层、所述电极层及所述第二保护层形成于同一真空环境下。3.根据权利要求2所述的制备方法，其特征在于，所述第一保护层、所述电极层及所述第二保护层的材料中均包括金属。4.根据权利要求2所述的半导体结构的制备方法，其特征在于，所述第一保护层包括第一导电层及第一电极介质层；所述第二保护层包括第二导电层及第二电极介质层；所述于所述基底的表面形成所述第一保护层，包括：于所述基底的表面形成所述第一导电层；于所述第一导电层远离所述基底的表面形成所述第一电极介质层；所述于所述电极层远离所述第一保护层的表面形成所述第二保护层，包括：于所述电极层远离所述第一电极介质层的表面形成所述第二导电层；于所述第二导电层远离所述电极层的表面形成所述第二电极介质层。5.根据权利要...

【专利技术属性】
技术研发人员：钱浩，王胤川，刘琳，
申请(专利权)人：广州粤芯半导体技术有限公司，
类型：发明
国别省市：