存储器及其数据写入方法、存储系统技术方案

本申请提供了一种存储器及其数据写入方法、存储系统，属于存储技术领域。本申请提供的存储器包括：存储单元阵列、写入控制电路、检测控制电路和开关电路。其中，开关电路分别与第一位线和第二位线连接，检测控制电路能够在检测到待写入至存储单元阵列的第一数据的电平发生跳变时，能够控制开关电路将该第一位线和该第二位线连通，并控制写入控制电路停止工作。由此，可以使得第一位线和第二位线中处于高电平的位线能够通过电荷重分配的方式，将另一条位线上的电平拉高，该电荷重分配的过程无需写入控制电路进行驱动，因此有效降低了驱动位线时所需的功耗。位线时所需的功耗。位线时所需的功耗。

【技术实现步骤摘要】
存储器及其数据写入方法、存储系统


[0001]本申请涉及存储
，特别涉及一种存储器及其数据写入方法、存储系统。

技术介绍

[0002]静态随机存取存储器(static random
‑
access memory，SRAM)是一种随机存取存储器，其具有读写速度快的特点，常用作高速缓存。SRAM单元一般包括6个晶体管，其中4个晶体管能够组成一个锁存器，另外两个晶体管能够作为控制开关。该两个控制开关中的一个分别与字线(word line，WL)、第一位线(bit line，BL)和锁存器中的第一锁存节点连接，另一个分别与WL、第二位线和锁存器中的第二锁存节点连接。其中，第二位线也称为BL非，即
[0003]当对SRAM单元执行写操作时，可以在第一位线上加载待写入的数据，并在第二位线上加载对该待写入的数据进行反相得到的数据。并且，可以通过WL控制该两个控制开关均导通，以使第一位线与锁存器中的第一锁存节点导通，并使第二位线与锁存器中的第二锁存节点导通。由此，可以将第一位线上加载的数据写入至锁存器。其中，若待写入的数据为1，则可以在第一位线上加载高电平，并在第二位线上加载低电平。若待写入的数据为0，则可以在第一位线上加载低电平，并在第二位线上加载高电平。
[0004]但是，如果相邻两次写操作中待写入的数据不同，则需要使得第一位线或第二位线上的电平从低电平变为高电平，导致驱动位线时的功耗较高。

技术实现思路

[0005]本申请提供了一种存储器及其数据写入方法、存储系统，可以解决驱动位线时的功耗较高的技术问题。所述技术方案如下：
[0006]第一方面，提供了一种存储器，所述存储器包括：存储单元阵列、写入控制电路、检测控制电路和开关电路；
[0007]所述存储单元阵列包括耦接到不同字线的多个静态随机存储器SRAM单元，所述多个SRAM单元还均与第一位线和第二位线连接；
[0008]所述写入控制电路分别与所述第一位线和所述第二位线连接，所述写入控制电路用于在处于工作状态时，向所述第一位线加载待写入的第一数据，并向所述第二位线加载对所述第一数据进行反相得到的第二数据；
[0009]所述检测控制电路分别与所述写入控制电路和所述开关电路连接，所述开关电路还分别与所述第一位线和所述第二位线连接，所述检测控制电路用于若检测到所述第一数据的电平发生跳变，则控制所述开关电路将所述第一位线和所述第二位线连通，并控制所述写入控制电路停止工作。
[0010]可选地，所述检测控制电路包括：检测子电路和控制子电路；
[0011]所述检测子电路的输入端用于接收所述第一数据，所述检测子电路的输出端分别与所述控制子电路的第一输入端和所述开关电路的第一控制端连接，所述检测子电路用于
若检测到所述第一数据的电平发生跳变，则输出脉冲信号；
[0012]所述控制子电路的第二输入端用于接收写入使能信号，所述控制子电路的输出端与所述写入控制电路的控制端连接，所述控制子电路用于在所述脉冲信号为第一电平时，输出用于使所述写入控制电路停止工作的去使能信号，并在所述脉冲信号为第二电平时，输出所述写入使能信号；
[0013]所述开关电路的第一端与所述第一位线连接，所述开关电路的第二端与所述第二位线连接，所述开关电路用于在所述脉冲信号为第一电平时将所述第一端与第二端导通，并在所述脉冲信号为第二电平时将所述第一端与第二端关断。
[0014]可选地，所述检测子电路包括：延时子电路和比较子电路；
[0015]所述延时子电路的输入端用于接收所述第一数据，所述延时子电路的输出端与所述比较子电路的第一输入端连接，所述延时子电路用于对所述第一数据进行延时后输出；
[0016]所述比较子电路的第二输入端用于接收所述第一数据，所述比较子电路的输出端分别与所述控制子电路的第一输入端和所述开关电路的第一控制端连接，所述比较子电路用于若检测到所述比较子电路的两个输入端的电平不同，则输出脉冲信号。
[0017]可选地，所述比较子电路包括：第一非门、第一或非门、与非门、第二非门、第二或非门和第三非门；
[0018]所述第一非门的输入端与所述延时子电路的输出端连接，所述第一非门的输出端分别与所述第一或非门的第一输入端和所述与非门的第一输入端连接；
[0019]所述第一或非门的第二输入端和所述与非门的第二输入端均用于接收所述第一数据，所述第一或非门的输出端与所述第二或非门的第一输入端连接，所述与非门的输出端与所述第二非门的输入端连接，所述第二非门的输出端与所述第二或非门的第二输入端连接；
[0020]所述第二或非门的输出端与所述第三非门的输入端连接，所述第三非门的输出端分别与所述控制子电路的第一输入端和所述开关电路的第一控制端连接。
[0021]可选地，所述开关电路还具有第二控制端；所述检测控制电路还包括：反相子电路；
[0022]所述反相子电路的输入端与所述比较子电路的输出端连接，所述反相子电路的输出端与所述开关电路的第二控制端连接，所述反相子电路用于对所述脉冲信号进行反相后输出；
[0023]所述开关电路用于在所述第一控制端为第一电平，且所述第二控制端为第二电平时，将所述第一端与第二端导通，并在所述第一控制端为第二电平，且所述第一控制端为第一电平时，将所述第一端与第二端关断。
[0024]可选地，所述反相子电路包括：第四非门。
[0025]可选地，所述控制子电路包括第五非门和第三或非门；
[0026]所述第五非门的输入端用于接收写入使能信号，所述第五非门的输出端与所述第三或非门的第一输入端连接；
[0027]所述第三或非门的第二输入端与所述检测子电路的输出端连接，所述第三或非门的输出端与所述写入控制电路的控制端连接。
[0028]可选地，所述开关电路包括：第一晶体管；
[0029]所述第一晶体管的栅极与所述检测子电路的输出端或者所述反相子电路的输出端连接，所述第一晶体管的第一极与所述第一位线连接，所述第一晶体管的第二极与所述第二位线连接。其中，所述第一晶体管为N型晶体管或P型晶体管。
[0030]可选地，对于所述第一晶体管的栅极与反相子电路的输出端连接的场景，所述开关电路还包括：第二晶体管，所述第二晶体管的极性与所述第一晶体管的极性相反；
[0031]并且，所述第二晶体管的栅极与所述检测子电路的输出端连接，所述第二晶体管的第一极与所述第一位线连接，所述第二晶体管的第二极与所述第二位线连接。
[0032]可选地，所述写入控制电路包括：第六非门、第一三态门和第二三态门；
[0033]所述第六非门的输入端和所述第一三态门的输入端均用于接收所述第一数据，所述第六非门的输出端与所述第二三态门的输入端连接；
[0034]所述第一三态门的控制端与所述检测控制电路的输出端连接，所述第一三态门的输出端与所述第一位线连接；
[0035]所述第二三态门的控制端与所述检测控本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种存储器(100)，其特征在于，所述存储器(100)包括：存储单元阵列(101)、写入控制电路(102)、检测控制电路(103)和开关电路(104)；所述存储单元阵列(101)包括耦接到不同字线的多个静态随机存储器(100)SRAM单元，所述多个SRAM单元还均与第一位线(BT)和第二位线(BB)连接；所述写入控制电路(102)分别与所述第一位线(BT)和所述第二位线(BB)连接，所述写入控制电路(102)用于在处于工作状态时，向所述第一位线(BT)加载待写入的第一数据(DATA)，并向所述第二位线(BB)加载对所述第一数据(DATA)进行反相得到的第二数据(DATA_n)；所述检测控制电路(103)分别与所述写入控制电路(102)和所述开关电路(104)连接，所述开关电路(104)还分别与所述第一位线(BT)和所述第二位线(BB)连接，所述检测控制电路(103)用于若检测到所述第一数据(DATA)的电平发生跳变，则控制所述开关电路(104)将所述第一位线(BT)和所述第二位线(BB)连通，并控制所述写入控制电路(102)停止工作。2.根据权利要求1所述的存储器(100)，其特征在于，所述检测控制电路(103)包括：检测子电路(1031)和控制子电路(1032)；所述检测子电路(1031)的输入端用于接收所述第一数据(DATA)，所述检测子电路(1031)的输出端分别与所述控制子电路(1032)的第一输入端和所述开关电路(104)的第一控制端连接，所述检测子电路(1031)用于若检测到所述第一数据(DATA)的电平发生跳变，则输出脉冲信号(eq_en)；所述控制子电路(1032)的第二输入端用于接收写入使能信号(W0_en)，所述控制子电路(1032)的输出端与所述写入控制电路(102)的控制端连接，所述控制子电路(1032)用于在所述脉冲信号(eq_en)为第一电平时，输出用于使所述写入控制电路(102)停止工作的去使能信号，并在所述脉冲信号(eq_en)为第二电平时，输出所述写入使能信号(W0_en)；所述开关电路(104)的第一端与所述第一位线(BT)连接，所述开关电路(104)的第二端与所述第二位线(BB)连接，所述开关电路(104)用于在所述脉冲信号(eq_en)为第一电平时将所述第一端与第二端导通，并在所述脉冲信号(eq_en)为第二电平时，将所述第一端与第二端关断。3.根据权利要求2所述的存储器(100)，其特征在于，所述检测子电路(1031)包括：延时子电路(31a)和比较子电路(31b)；所述延时子电路(31a)的输入端用于接收所述第一数据(DATA)，所述延时子电路(31a)的输出端与所述比较子电路(31b)的第一输入端连接，所述延时子电路(31a)用于对所述第一数据(DATA)进行延时后输出；所述比较子电路(31b)的第二输入端用于接收所述第一数据(DATA)，所述比较子电路(31b)的输出端分别与所述控制子电路(1032)的第一输入端和所述开关电路(104)的第一控制端连接，所述比较子电路(31b)用于若检测到所述比较子电路(31b)的两个输入端的电平不同，则输出脉冲信号(eq_en)。4.根据权利要求3所述的存储器(100)，其特征在于，所述比较子电路(31b)包括：第一非门(NOT1)、第一或非门(NOR1)、与非门(NAND1)、第二非门(NOT2)、第二或非门(NOR2)和第三非门(NOT3)；所述第一非门(NOT1)的输入端与所述延时子电路(31a)的输出端连接，所述第一非门
(NOT1)的输出端分别与所述第一或非门(NOR1)的第一输入端和所述与非门(NAND1)的第一输入端连接；所述第一或非门(NOR1)的第二输入端和所述与非门(NAND1)的第二输入端均用于接收所述第一数据(DATA)，所述第一或非门(NOR1)的输出端与所述第二或非门(NOR2)的第一输入端连接，所述与非门(NAND1)的输出端与所述第二非门(NOT2)的输入端连接，所述第二非门(NOT2)的输出端与所述第二或非门(NOR2)的第二输入端连接；所述第二或非门(NOR2)的输出端与所述第三非门(NOT3)的输入端连接，所述第三非门(NOT3)的输出端分别与所述控制子电路(1032)的第一输入端和所述开关电路(104)的第一控制端连接。5.根据权利要求2所述的存储器(100)，其特征在于，所述开关电路(104)还具有第二控制端；所述检测控制...

【专利技术属性】
技术研发人员：许聪，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：