半导体器件制造技术

本发明专利技术涉及一种半导体器件。所述半导体器件可以包括：每一个都在第一方向上延伸的第一行线；每一个都在与第一方向交叉的第二方向上延伸的列线；每一个都在第一方向上延伸的第二行线；分别耦接在第一行线和列线之间的多个第一存储单元，该多个第一存储单元中的每一个包括第一可变电阻层以及位于第一可变电阻层与第一行线中的对应的一个第一行线之间的第一介电层；以及分别耦接在第二行线和列线之间的多个第二存储单元，该多个第二存储单元中的每一个包括第二可变电阻层以及位于第二可变电阻层与第二行线中的对应的一个第二行线之间的第二介电层。的第二介电层。的第二介电层。

【技术实现步骤摘要】
半导体器件
[0001]相关申请的交叉引用
[0002]本申请要求在2021年4月8日提交韩国知识产权局的、申请号为10
‑
2021
‑
0046126的韩国专利申请的优先权，其全部内容通过引用合并于此。


[0003]本公开涉及一种电子器件，并且更具体地涉及一种半导体器件。

技术介绍

[0004]近年来，已经就电子设备的小型化、低功率消耗、高性能以及多样化而言来要求能够将信息存储在诸如计算机和便携式通信设备之类的各种电子设备中的半导体器件。因此，研究一种半导体器件，该半导体器件能够通过根据施加的电压或电流在不同的电阻状态之间切换特性而存储数据。这样的半导体器件的示例包括电阻随机存取存储器(RRAM)、相变随机存取存储器(PRAM)、铁电随机存取存储器(FRAM)、磁随机存取存储器(MRAM)、电熔丝，等等。

技术实现思路

[0005]根据本公开的实施例，一种半导体器件可以包括：每一个都在第一方向上延伸的第一行线；每一个都在与第一方向交叉的第二方向上延伸的列线；每一个都在第一方向上延伸的第二行线；分别耦接在第一行线和列线之间的多个第一存储单元，该多个第一存储单元中的每一个包括第一可变电阻层以及位于第一可变电阻层与第一行线中的对应的一个第一行线之间的第一介电层；以及，分别耦接在第二行线和列线之间的多个第二存储单元，该多个第二存储单元中的每一个包括第二可变电阻层以及位于第二可变电阻层与第二行线中的对应的一个第二行线之间的第二介电层。
[0006]根据本公开的实施例，一种半导体器件可以包括：第一存储叠层(memory deck)，其包括分别耦接在第一行线和与第一行线交叉的列线之间的多个第一存储单元；以及，第二存储叠层，其包括分别耦接在列线和与列线交叉的第二行线之间的多个第二存储单元。多个第一存储单元中的每一个可以包括第一可变电阻层，并且多个第二存储单元中的每一个可以包括第二可变电阻层。可以在多个第一存储单元中的每一个的读取操作期间施加第一极性的第一读取脉冲，并且可以在多个第二存储单元中的每一个的读取操作期间施加与第一极性不同的第二极性的第二读取脉冲。
附图说明
[0007]图1是图示出根据本公开的实施例的半导体器件的单元阵列结构的图。
[0008]图2A和图2B是图示出根据本公开的实施例的半导体器件的结构的图。
[0009]图3A和图3B是图示出根据本公开的实施例的半导体器件的结构的图。
[0010]图4A和图4B是图示出根据本公开的实施例的半导体器件的操作的图。
[0011]图5A和图5B是图示出根据本公开的实施例的半导体器件的操作的图。
[0012]图6是实施根据本公开的实施例的存储器件的微处理器的配置图的示例。
[0013]图7是实施根据本公开的实施例的存储器件的处理器的配置图的示例。
[0014]图8是实施根据本公开的实施例的存储器件的系统的配置图的示例。
[0015]图9是实施根据本公开的实施例的存储器件的存储器系统的配置图的示例。
具体实施方式
[0016]仅仅对根据在本说明书或申请中公开的概念的实施例的特定结构或功能描述进行说明以描述根据本公开的概念的实施例。根据本公开的概念的实施例可以以各种形式来执行，并且不应当被理解为限于本说明书或申请中所描述的实施例。
[0017]本公开的实施例涉及一种能够改善存储单元的运行特性和可靠性的半导体器件。
[0018]图1是图示出根据本公开的实施例的半导体器件的单元阵列结构的图。
[0019]参考图1，半导体器件可以包括多个第一行线RL1、多个列线CL、多个第二行线RL2、多个第一存储单元MC1以及多个第二存储单元MC2。作为实施例，第一行线RL1和第二行线RL2可以是字线，并且列线CL可以是位线。替换地，第一行线RL1和第二行线RL2可以是位线，并且列线CL可以是字线。
[0020]第一行线RL1和第二行线RL2可以在第一方向I上延伸。列线CL可以与第一行线RL1和第二行线RL2交叉，并且可以在第二方向II上延伸。
[0021]第一行线RL1和第二行线RL2可以在第三方向III上被堆叠。第三方向III可以是与通过第一方向I和第二方向II所定义的平面交叉的方向。例如，第三方向III可以与通过第一方向I和第二方向II所定义的平面正交。列线CL可以位于第一行线RL1和第二行线RL2之间。第一行线RL1、列线CL以及第二行线RL2可以在第三方向III上被顺序地堆叠。
[0022]第一存储单元MC1可以分别被连接在第一行线RL1与列线CL之间。第一存储单元MC1可以被布置在第一方向I和第二方向II上。第二存储单元MC2可以被分别连接在第二行线RL2与列线CL之间。第二存储单元MC2可以被布置在第一方向I和第二方向II上。第一存储单元MC1和第二存储单元MC2可以在第三方向III上被堆叠。
[0023]第一行线RL1、第一存储单元MC1以及列线CL可以配置第一存储叠层D1。第二行线RL2、第二存储单元MC2以及列线CL可以配置第二存储叠层D2。在图1中示出的实施例中，第一叠层D1和第二叠层D2可以共用列线CL。然而，本公开的实施例不限于此，并且第一叠层D1和第二叠层D2可以不共用列线。作为实施例，第一叠层D1可以包括第一列线，并且第二叠层D2可以包括第二列线。
[0024]此外，尽管在图中未示出，但半导体器件还可以包括用于控制列线CL的列电路以及用于控制行线RL1和RL2的行电路。行电路可以是行解码器、字线解码器、字线驱动器，等等。行电路可以根据行地址来选择将被执行编程操作的行线。列电路可以是列解码器、位线解码器、位线驱动器，等等。列电路可以根据列地址来选择将被执行编程操作的列线。在编程操作期间，可以选择连接在所选择的列线与所选择的行线之间的存储单元。
[0025]图2A和图2B是图示出根据本公开的实施例的半导体器件的结构的图。图2A可以是沿着图1的第一方向I上的线A
‑
A
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的截面视图，并且图2B可以是沿着图1的第二方向II上的线B
‑
B
’
的截面视图。在下文中，可以为了简洁而省略与先前描述的内容重复的内容。
[0026]参考图2A和图2B，半导体器件可以包括第一叠层D1和第二叠层D2。第一叠层D1可以包括多个第一行线10、多个第一存储单元MC1以及多个列线30。第二叠层D2可以包括多个第二行线20、多个第二存储单元MC2以及多个列线30。
[0027]每一个第一存储单元MC1可以包括第一电极11、第二电极12、第一可变电阻层13以及第一电阻元件(例如，第一介电层14)。第一电极11可以是第一行线10的一部分或者可以电连接到第一行线10。第一电极11可以包括诸如多晶硅或金属等的导电材料。作为实施例，第一电极11可以包括多晶硅、钨(W)、氮化钨(WNx)、硅化钨(WSix)、钛(Ti)、氮化钛本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件，包括：每一个都在第一方向上延伸的第一行线；每一个都在与所述第一方向交叉的第二方向上延伸的列线；每一个都在所述第一方向上延伸的第二行线；分别耦接在所述第一行线和所述列线之间的多个第一存储单元，所述多个第一存储单元中的每一个包括第一可变电阻层以及位于所述第一可变电阻层与所述第一行线中的对应的一个第一行线之间的第一介电层；以及分别耦接在所述第二行线和所述列线之间的多个第二存储单元，所述多个第二存储单元中的每一个包括第二可变电阻层以及位于所述第二可变电阻层与所述第二行线中的对应的一个第二行线之间的第二介电层。2.根据权利要求1所述的半导体器件，其中，所述第一可变电阻层或所述第二可变电阻层或者其两者都在编程操作期间维持非晶态。3.根据权利要求1所述的半导体器件，其中，所述多个第一存储单元中的每一个通过包括所述第一介电层而具有不对称结构。4.根据权利要求1所述的半导体器件，其中，所述多个第一存储单元中的每一个还包括电耦接到所述多个第一行线中的对应的一个第一行线的第一电极，并且其中，所述第一介电层与所述第一电极和所述第一可变电阻层接触。5.根据权利要求1所述的半导体器件，其中，所述多个第二存储单元中的每一个还包括电耦接到所述多个第二行线中的对应的一个第二行线的第一电极，并且其中，所述第二介电层与所述第一电极和所述第二可变电阻层接触。6.根据权利要求1所述的半导体器件，其中，所述第一介电层或所述第二介电层或其两者都具有至的厚度。7.根据权利要求1所述的半导体器件，其中，具有第一极性的第一编程脉冲在置位操作期间被施加到从所述多个第一存储单元当中选择的第一存储单元，并且具有与所述第一极性不同的第二极性的第二编程脉冲在复位操作期间被施加到从所述多个第一存储单元当中选择的第一存储单元。8.根据权利要求7所述的半导体器件，其中，被施加具有所述第一极性的所述第一编程脉冲的所述第一存储单元具有第一阈值电压，并且被施加具有所述第二极性的所述第二编程脉冲的所述第一存储单元具有与所述第一阈值电压不同的第二阈值电压。9.根据权利要求1所述的半导体器件，其中，具有第一极性的第一编程脉冲在复位操作期间被施加到从所述多个第二存储单元当中选择的第二存储单元，并且具有与所述第一极性不同的第二极性的第二编程脉冲在置位操作期间被施加到从所述多个第二存储单元当中选择的第二存储单元。10.根据权利要求1所述的半导体器件，其中，在所述多个第一存储单元中的每一个的置位操作期间具有第一极性的第一编程脉冲被施加到从所述多个第一存储单元当中选择的第一存储单元，并且在所述多个第二存储单元中的每一个的置位操作期间具有与所述第一极性不同的第二极性的第二编程脉冲被施加到从所述多个第二存储单元当中选择的第二存储单元。11.根据权利要求1所述的半导体器件，其中，在所述多个第二存储单元中的每一个的
复位操作中施加第一极性的第一编程脉冲被施加到从所述多个第二存储单元当中选择的第二存储单元，并且在所述多个第一存储单元中的每一个的复位操作中具有与所述第一极性不同的第二极性的第二编程脉冲被施加到从所述多个第一存储单元当中选择的第一存储单元。12.根据权利要求1所述的半导体器件，其中，在所述多个第一存储单元中的每一...

【专利技术属性】
技术研发人员：李范锡，李元俊，洪锡满，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：