一种具有肖特基二极管的非易失性存储元件。该非易失性存储元件包含：绝缘层，为电绝缘；肖特基二极管，形成于绝缘层上的一单晶半导体层，其材料可以是硅、锗、六方氮化硼或砷化镓；写入导线，具有导电性，且该写入导线与该肖特基二极管的前端电连接；存储单元，位于肖特基二极管上，该存储单元与该肖特基二极管的后端电连接；以及选择导线，位于存储单元上，与存储单元电连接；其中，于该非易失性存储元件被选择写入一数据时，一电流流经该肖特基二极管，以将该数据写入该存储单元。以将该数据写入该存储单元。以将该数据写入该存储单元。
【技术实现步骤摘要】
具有肖特基二极管的非易失性存储元件
[0001]本专利技术涉及一种非易失性(non
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volatile)存储元件，特别涉及一种以肖特基二极管作为选择器的非易失性存储元件。
技术介绍
[0002]图1A与图1B分别显示一种典型的相变化随机存取存储(phase change random access memory，PCRAM)元件10的剖视示意图与3D(three dimensional)示意图。PCRAM元件10为一种非易失性存储元件，用于电子电路中，以储存数据(datum)，且在电子电路关闭而停止供应电源后，所储存的数据仍存于其中的相变化区而不会消失。
[0003]如图1A与图1B所示，PCRAM元件10形成于基板11上，其包括源极/漏极12、双向选择器13、金属栓141与142、相变化区15、接地导线16以及位导线17。PCRAM元件10经由双向选择器13与位导线17寻址而决定将数据写入的特定的相变化区15的地址，通过控制双向选择器13，而导通源极/漏极12之间的通道，并通过控制位导线17的电压，而控制流经金属栓141、源极/漏极12与前述通道、金属栓142、相变化区15至接地导线16的电流，以改变相变化区15中材料的结晶状态，不同的结晶状态使相变化区15具有不同的电阻值，亦即示意不同的储存数据；其中，相变化区15中的材料例如为锗
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锑
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碲(GeSbTe，GST)合金，其结晶与非结晶(amorphous)状态下具有不同的阻值，PCRAM元件10以前述的寻址与改变相变化区15的阻值，而将代表“1”或/及“0”的数据写入相变化区15中，此为本领域技术人员所熟知，在此不予赘述。
[0004]图2A与图2B分别显示一种典型的自旋转移磁矩(spin transfer torque，STT)磁阻式随机存取存储(magnetoresistive random access memory，MRAM)元件20的剖视示意图与3D(three dimensional)示意图。STT
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MRAM元件20为MRAM元件的一种，也是一种非易失性存储元件，用于电子电路中，以储存数据，且在电子电路关闭而停止提供电源后，所储存的数据仍存于其中的磁性区不会消失。MRAM元件包括上电极与下电极，都为铁磁性材料，上下电极中间夹着一层氧化层(例如氧化镁)，当上下铁磁层的磁化方向由平行变成反平行时，其电阻阻值将会变大；相反地若由反平行变成平行时，其电阻阻值将会变小，由此机制进而改变该磁性区的阻值，以示意不同的储存数据。
[0005]如图2A与图2B所示，STT
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MRAM元件20形成于基板21，其包括源极/漏极22、双向选择器23、金属栓241与242、磁性区25、连接导线261与262以及位(bit)导线27。STT
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MRAM元件20经由双向选择器23与位导线27寻址而决定将数据写入的磁性区25的地址，通过控制双向选择器23，而导通源极/漏极22之间的通道，并通过控制位导线27的电压，而控制流经磁性区25、连接导线261、金属栓241、源极/漏极22与源极/漏极22之间的通道、另一金属栓242而至连接导线262的电流，以改变磁性区25中材料的磁化方向。如前所述，在上下电极中，铁磁层的磁化方向不同使磁性区25具有不同的电阻值，亦即示意不同的储存数据；其中，上下电极的材料例如为钴铁(CoFe)或钴铁硼(CoFeB)，STT
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MRAM元件20以此机制而将代表“1”或/及“0”的数据写入磁性区25中，此为本领域技术人员所熟知，在此不予赘述。
[0006]图3A与图3B分别显示一种典型的电阻变化随机存取存储(resistive random access memory，RRAM)元件30的剖视示意图与3D(three dimensional)示意图。RRAM元件30为一种非易失性存储元件，用于电子电路中，以储存数据(datum)，且在电子电路关闭而停止提供电源后，所储存的数据仍存于其中的电阻变化区而不会消失。
[0007]如图3A与图3B所示，RRAM元件30形成于基板31上，其包括源极/漏极32、双向选择器33、金属栓341与342、电阻变化区35、接地导线36以及位导线37。RRAM元件30经由双向选择器33与位导线37寻址而决定将数据写入的特定电阻变化区35的地址，通过控制双向选择器33，而导通源极/漏极32之间的通道，并通过控制位导线37的电压，而控制流经金属栓341、源极/漏极32与极/漏极32之间通道、另一金属栓342、电阻变化区35至接地导线36的电流，以改变电阻变化区35中的阻值，亦即示意不同的储存数据；其中，电阻变化区35包括两层金属层，两层金属层间由介电层隔开，金属层的材料例如为碲化铜(copper telluride，CuTe)或铜锗(copper germanium，CuGe)合金，RRAM元件30以前述的寻址与改变电阻变化区35的阻值，而将代表“1”或/及“0”的数据写入电阻变化区35中，此为本领域技术人员所熟知，在此不予赘述。
[0008]传统控制非易失性存储元件，写入数据储存单元的选择器(selector)，都是双向的开关，如前述的双向选择器15、25与35，其例如为金属氧化半导体(metal oxide semiconductor，MOS)元件。因此，非易失性存储元件采用双向选择器至少有以下缺点：一，以MOS元件作为双向选择器为例，因为需要源极、栅极与漏极，相对于二极管，例如肖特基二极管，MOS元件的面积较大，在微缩的技术进展上，传统非易失性存储元件基础条件较差；二，导通电流也受限于MOS元件电性特征，MOS元件在操作上具有饱和区，相对于二极管，例如肖特基二极管，MOS元件的导通电流相对较低。以MRAM元件为例，以MOS元件作为双向选择器时，将数据写入磁性区的电流通常必须达到107A/cm2，要达到此电流，MOS元件的面积与肖特基二极管相比，将相对的非常大；三，MOS元件的通道形成于半导体基板中，具有相对较高的漏电流。在非易失性存储元件技术朝着体积微缩与单位面积电流增加的趋势上，传统控制非易失性存储元件的双向选择器的应用范围受到很大的限制。
[0009]另一相关技术请参阅10.1109/IEDM.2006.346905由J.H.Oh等人所提出的90nm的512Mb PCRAM元件，该论文公开了一种基于标准CMOS工艺步骤所制造的PCRAM元件。其中，此现有技术PCRAM元件于N型杂质重掺杂的硅基板上，形成外延硅层，再于该外延硅层中，形成PN二极管作为该PCRAM元件的选择器。在此PCRAM元件中，由于PN二极管形成于外延硅层中，因此其导通电阻值高于形成于单晶硅层中的PN二极管；此外，该PCRAM元件的N型杂质重掺杂的硅基板，无法与其他元件作有效的电隔绝，因此，漏电流相对较大。并且在半导体工艺演进的微缩工艺上会有困难。
[0010]有鉴于此，本专利技术即针对上述现有技术的不足，本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种非易失性存储元件，其特征在于，包含：一绝缘层，为电绝缘；一第一肖特基二极管，形成于该绝缘层上的一单晶半导体层；一第一写入导线，具有导电性，且该第一写入导线与该第一肖特基二极管的一第一前端电连接；一存储单元，位于该第一肖特基二极管上，该存储单元与该第一肖特基二极管的一第一后端电连接；以及一选择导线，具有导电性，位于该存储单元上，与该存储单元电连接；其中，于该非易失性存储元件被选择写入一第一数据时，一第一电流流经该第一肖特基二极管，以将该第一数据写入该存储单元。2.如权利要求1所述的非易失性存储元件，其中，该第一肖特基二极管堆叠并连接于该绝缘层上。3.如权利要求1所述的非易失性存储元件，其中，该第一写入导线堆叠并连接于该绝缘层上，且该第一肖特基二极管堆叠并连接于该第一写入导线上。4.如权利要求1所述的非易失性存储元件，其中，还包含：一第二肖特基二极管，位于该绝缘层上的该单晶半导体层；以及一第二写入导线，具有导电性，且该第二写入导线与该第二肖特基二极管的一第二前端电连接；其中，于该非易失性存储元件被选择写入一第二数据时，一第二电流流经该第二肖特基二极管，以将该第二数据写入该存储单元。5.如权利要求4所述的非易失性存储元件，其中，该第二肖特基二极管堆叠并连接于该绝缘层上。6.如权利要求4所述的非易失性存储元件，其中，该第二写入导线堆叠并连接于该绝缘层上，且该第二肖特基二极管堆叠并连接于该第二写入导线上。7.如权利要求4所述的非易失性存储元件，其中，还包含：一第一连接导电单元，用以将该存储单元与该第一肖特基二极管的该第一后端电连接，其中该第一连接导电单元的一部分堆叠并连接于该第一后端；以及一第二连接导电单元，用以将该第一连接导电单元与该第二肖特基二极管的该第二后端电连接，以将该存储单元与该第二后端电连接；其中该第一写入导线堆叠并连接于该绝缘层上，且该第一前端堆叠并连接于该第一写入导线上，且该第一后端堆叠并连接于该第一前端上；其中该第二连接导电单元的一第一部分堆叠并连接于该绝缘层上，且该第二连接导电单元的一第二部分堆叠并连接于该第一部分上，且该第一连接导电单元的另一部分堆叠并连接于该第二部分上；其中该第二后端堆叠并连接于该第一部分上，且该第二前端堆叠并连接于该第二后端上，且该第二写入导线堆叠并连接于该第二前端上；其中该第一写入导线与该第一部分由同一金属沉积工艺步骤所形成。8.如权利要求1所述的非易失性存储元件，其中，还包含一第一连接导电单元，电连接于该第一肖特基二极管与该存储单元之间，以将该存储单元与该第一肖特基二极管的该第
一后端电连接。9.如权利要求4所述的非易失性存储元件，其中，还包含一第二连接导电单元，电连接于该第二肖特基二极管与该存储单元之间，以将该存储单元与该第二肖特基二极管的该第二后端电连接。10.如权利要求1至9中的任一项所述的非易失性存储元件，其中，该非易失性存储元件为相变化随机存取存储、磁阻式随机存取存储或电阻式随机存取存储。11.如权利要求1至9中的任一项所述的非易失性存储元件，其中，该第一写入导线为金属导线。12.如权利要求4至7中的任一项所述的非易失性存储元件，其中，该第一写入导线与该第二写入导线为金属导线。13.如权利要求1至9中的任一项所述的非易失性存储元件，其中，该非易失性存储元件形成于一绝缘层上半导体基板或一绝缘层
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金属层上半导体基板。14.如权利要求7所述的非易失性存储元件，其中，该第一连接导电单元与该第二写入导线由同一金属沉积工艺步骤所形成。15....
【专利技术属性】
技术研发人员：凌北卿，吴南雷，
申请(专利权)人：凌北卿，
类型：发明
国别省市：
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