１０Ｇ网络性能测试仪流量接收、抓取和统计电路器件，其特征在于，它是用现场可编程门阵列即ＦＰＧＡ实现的一个大规模可编程数字集成电路器件，它由以下各个电路部分组成： Ａ：ＰＬ４ ＩＰＣｏｒｅ接收器简称ＩＰＣｏｒｅ电路，它的数据输入端与外部的帧控制器即Ｆｒａｍｅｒ的相应输出端相连； Ｂ：数据分路电路，它的转换为ＦＰＧＡ时序的数据输入端与上述ＩＰＣｏｒｅ电路的相应输出端相连； Ｃ：协议帧上交电路，它的数据包输入端与上述数据分路电路相应的输出端相连； Ｄ：数据分析预处理电路，它的数据包输入端与上述数据分路电路的相应输出端相连，以便对所接收的数据包作预处理操作； Ｅ：数据包抓取电路，它的数据包输入端与上述数据分析预处理电路的相应输出端相连，以便对数据包进行抓取；同时它的ＳＲＡＭ数据端口与外部ＳＲＡＭ相应端口互连； Ｆ：因特网信息包搜索协议包即ｐｉｎｇ包的统计电路，它的数据包输入端与上述数据分析预处理电路的相应输出端相连，以便完成ｐｉｎｇ包的统计工作，其中包括总包数、总延迟和当前延迟的统计； Ｇ：流统计电路，它的数据流输入端与上述数据分析预处理电路的相应输出端相连，以便实现对数据流的性能状况的统计； Ｈ：协议帧存储器，它的协议帧输入端与上述协议帧上交电路的相应输出端相连； Ｉ：流统计结果存储器共５个，它们的数据端口分别与上述流统计电路的相应端口互连； Ｊ：ＣＰＵ接口电路，它的各输出端分别与上述数据包抓取电路、数据分析预处理电路、协议帧上交电路、流统计电路的相应输出端相连；ＣＰＵ接口电路的各输入端与上述数据包抓取电路、ｐｉｎｇ包统计电路、流统计电路、各个流统计结果存储器、协议帧存储器的相应输出端相连；同时，上述ＣＰＵ接口电路还有一个ＰＯＲＴＸ即通信接口收发的与外部互连的端口； 其中，数据分路电路Ｂ包括： Ｂ１：输入寄存器，它的数据包输入端与上述ＩＰＣｏｒｅ电路的相应输出端相连； Ｂ２：第一、第二输出寄存器，即输出寄存器１、２，它们的数据包输入端分别与上述输入寄存器的相应输出端相连； 其中协议帧上交电路Ｃ包括： Ｃ１：协议帧筛选电路，包括： Ｃ１ａ：帧类型判别逻辑电路，它的数据包输入端与上述数据分路电路中第２输出寄存器的相应输出端相连； Ｃ１ｂ：数据锁存器，它的使能信号输入端、帧数据输入端分别与上述帧类型判别逻辑电路的相应输出端相连； Ｃ２：有效数据检测逻辑电路，它的帧数据输入端与上述协议帧筛选电路中的数据锁存器的相应输出端相连； Ｃ３：数据寄存器，它的数据输入端与上述有效数据检测逻辑电路的输出端相连； Ｃ４：存储空间计数器，上述有效数据检测逻辑电路输出的计数使能信号即有效信号经加１计数器后送往上述存储空间计数器的相应输入端，加１后的值送往上述加１计数器； Ｃ５：空间阈值寄存器，它的配置值输入端与上述用Ｊ表示的ＣＰＵ接口电路的相应输出端相连； Ｃ６：时间阈值寄存器，它的配置值输入端与上述用Ｊ表示的ＣＰＵ接口电路的相应输出端相连； Ｃ７：内部时钟计数器，每个时钟周期计数器加１； Ｃ８：第一比较器，它的两个输入端分别与上述空间阈值寄存器、存储空间计数器的相应输出端相连； Ｃ９：第二比较器，它的两个输入端分别与上述时间阈值寄存器、内部时钟计数器的两个输出端相连； Ｃ１０：中断清除寄存器，它的中断清除信号输入端与上述用Ｊ表示的ＣＰＵ接口电路的相应输出端相连；它的两个清零信号输出端分别与上述存储空间计数器、内部时钟计数器的相应输入端相连； Ｃ１１：中断控制逻辑电路，它的两个中断生成信号输入端分别与上述第一、第二比较器的相应输出端相连，它的中断清除信号输入端与上述中断清除寄存器的相应输出端相连； 上述Ｃ２～Ｃ１２各个电路共同组成中断电路，把从上述协议帧筛选电路Ｃ１送来的协议帧通过上述数据寄存器Ｃ３存储于上述协议帧存储器Ｈ，然后由上述中断控制逻辑电路的中断请求方式通过上述用Ｊ表示的ＣＰＵ接口电路的ＰＯＲＴＸ输出提交给上层软件处理；其中，上述数据分析预处理电路Ｄ包括： Ｄ１：端口计数电路完成端口统计和数据的转发操作，它包括： Ｄ１ａ：帧数与字节数计数逻辑电路，一个输入端与上述数据分路电路中第１输出寄存器的相应输出端相连； Ｄ１ｂ：帧数计数器，上述帧数与字节数计数逻辑电路的帧数值输出端经加１加法器后与该帧数计数器的输入端相连，加１后帧数计数值又送回上述帧数与字节数计数逻辑电路，同时又送往上述用Ｊ表示的ＣＰＵ接口电路； Ｄ１ｃ：字节数计数器，上述帧数与字节数计数逻辑电路的字节数输出端经过一个＋α加法器后与该字节数计数器的输入端相连，＋α后的字节数又送往上述帧数与字节数计数逻辑电路；同时，又送往上述用Ｊ表示的ＣＰＵ接口电路的；α值是一个设定值； Ｄ２：协议帧过滤电路，它把接收到的帧中所有协议帧过滤掉，它包括： Ｄ２ａ：帧类型判别逻辑电路，它的输入端与上述端口计数电路中的帧数与字节数计数逻辑电路的相应输出端相连； Ｄ２ｂ：数据锁存器，它的数据输入端与使能信号输入端分别与上述帧类型判别逻辑电路Ｄ２ａ的相应输出端相连； Ｄ３：帧头剥离电路，它把上级电路输出的ＰＰＰ数据帧或ＭＡＣ帧帧头去除，包括： Ｄ３ａ：数据缓冲器一，其输入端接上述协议帧过滤电路中数据锁存器的输出端； Ｄ３ｂ：数据缓冲器二，其输入端接上述数据缓冲器一的输出端； Ｄ３ｃ：数据字拼接控制状态机，它的两个输入端分别接上述数据缓冲器一、二的相应输出端； Ｄ４：流与ｐｉｎｇ数据标记电路，它检查每一个数据包是否带有流标签，再在边带信息上作相应标记，即流标记信号ｓｔｒ和ｐｉｎｇ包标记信号ｐｎｇ，它包括： Ｄ４ａ：流与ｐｉｎｇ数据判别逻辑电路，它的输入端接上述帧头剥离电路中数据字拼接控制状态机的相应输出端； Ｄ４ｂ：４拍延迟寄存器，其输入端接上述流与ｐｉｎｇ数据判别逻辑电路的输出端； Ｄ５：背景流过滤电路，它对流标签中用可选项域标记的背景流进行过滤，包括： Ｄ５ａ：背景流判别逻辑电路，其输入端与上述流与ｐｉｎｇ数据标记电路中４拍延迟寄存器的输出端相连；同时，还有两个输入端与上述流与ｐｉｎｇ数据判别逻辑电路中的流标记信号ｓｔｒ、ｐｉｎｇ包标记信号ｐｎｇ相连； Ｄ５ｂ：数据锁存器，它的数据输入端、ｓｔｒ信号输入端、ｐｎｇ信号输入端与使能信号输入与上述背景流判别逻辑电路的相应输出端相连； Ｄ６：错误包标记电路，它对接收到的每一个ＩＰｖ４包进行头校验和计算并根据校验和是否有误，在该数据包边带信息处加上相应标记，即校验和标记ｃｈｋ，正确为０，错误为１，并进行校验和出错的包数的统计，它包括： Ｄ６ａ：校验和检查逻辑电路，它的数据、ｓｔｒ信号、ｐｎｇ信号输入端分别与上述背景流过滤电路中数据锁存器的相应输出端相连； Ｄ６ｂ：错误包计数器，上述校验和检查逻辑电路的输出端经一个加１加法器后与该错误包计数器的输入端相连，加１后的错误包数送回校验和检查逻辑电路，同时送往上述用Ｊ表示的ＣＰＵ接口电路； Ｄ７：路由错误计数电路，它判别每一个接收到的数据包是否发生路由错误，加上相应边带信息即路由错误标记ｍｉｓ，并进行路由错误包的计数；同时把数据分三路转发，把加好边带信息的数据分别送往下一个数据包抓取电路、流统计电路及ｐｉｎｇ包统计电路；所述路由错误统计电路包括： Ｄ７ａ：目的端口检查逻辑电路，它的数据输入端、ｓｔｒ信号输入端、ｐｎｇ信号输入端和ｃｈｋ信号输入端分别与上述错误包计数电路Ｄ６中校验和检查逻辑电路的相应输出端相连，而数据包的本地端口号输入端与上述用Ｊ表示的ＣＰＵ接口电路的相应输出端相连； Ｄ７ｂ：路由错计数器，上述目的端口检查逻辑电路的一个输出端经过一个加１加法器后与该错误包计数器的相应输入端相连，再把加１后的路由错误包数返回上述目的端口检查逻辑电路； Ｄ７ｃ：４拍延迟寄存器，它的数据输入端、ｓｔｒ信号输入端、ｐｎｇ信号输入端、ｃｈｋ信号输入端分别与上述目的端口检查逻辑电路的相应输出端相连； Ｄ７ｄ：输出锁存器一，它的数据包输入端、使能信号ｓｔｒ信号输入端分别与上述４拍延迟寄存器的相应输出端相连；该锁存器一的输出端与上述流统计电路Ｇ的相应输入端相连； Ｄ７ｅ：输出锁存器二，它的数据输入端、使能信号ｐｎｇ信号分别与上述４拍延迟寄存器的相应输出端相连；该锁存器二的输出端与上述ｐｉｎｇ包统计电路的输入端相连； 其中，上述数据包抓取电路对数据分析预处理电路送来的数据执行数据包抓取操作，它包括： Ｅ１：ＩＰ地址匹配电路，它对输入数据包进行源、目的地址的匹配性检查，并在边带信息上加上相应标记即源地址匹配信号ｓｉｐ、目的地址匹配信号ｄｉｐ后转发给下级电路，它包括： Ｅ１ａ：ＩＰ地址匹配逻辑电路，它的数据输入端、校验和标记ｃｈｋ输入端分别与上述路由错误计数电路Ｄ７中的４拍延迟寄存器Ｄ７ｃ的相应输出端相连，它的路由错误标记ｍｉｓ信号输入端与上述目的端口检查逻辑电路Ｄ７ａ的相应输出端相连；该ＩＰ地址匹配逻辑电路的目的ＩＰ地址及匹配规则、源ＩＰ地址及匹配规则输入端分别与上述用Ｊ表示的ＣＰＵ接口电路的相应输出端相连； Ｅ１ｂ：３拍延迟寄存器，它的数据输入端、ｃｈｋ信号输入端、ｍｉｓ信号输入端分别与上述ＩＰ地址匹配逻辑电路的相应输出端相连； Ｅ２：包头协议与长度字段匹配电路，它对接收到的数据包进行协议号、长度的匹配性检查，并在数据包
【技术实现步骤摘要】
【技术保护点】
【技术特征摘要】
【专利技术属性】
技术研发人员：张小平，张铁蕾，吴建平，陈荣第，
申请(专利权)人：清华大学，
类型：发明
国别省市：
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