一种高效实现伪DDR信号跨时钟域的电路、方法和电子设备技术

本发明专利技术公开一种高效实现伪DDR信号跨时钟域的电路、方法和电子设备，涉及电路设计技术领域，电路包括：芯片端高频时钟域模块、设置在芯片端高频时钟域模块上的多个跨时钟域模块，以及和多个跨时钟域模块连接的主机端低频时钟域模块；每个跨时钟模块包括低频向高频传输子模块和高频向低频传输子模块，低频向高频传输子模块的一端和芯片端高频时钟域模块连接，另一端和主机端低频时钟域模块连接，高频向低频传输子模块的一端和芯片端高频时钟域模块连接，另一端和主机端低频时钟域模块连接；可以同时处理单周期与多周期信号之间的同步跨时钟域传播等高时序要求的场景，避免了亚稳态的多域传播，提高了电路的稳定性与可靠性。提高了电路的稳定性与可靠性。提高了电路的稳定性与可靠性。

【技术实现步骤摘要】
一种高效实现伪DDR信号跨时钟域的电路、方法和电子设备


[0001]本专利技术涉及电路设计
，尤其涉及一种高效实现伪DDR信号跨时钟域的电路、方法和电子设备。

技术介绍

[0002]简单数字集成电路是在单一的时钟驱动下的同步逻辑电路。该电路中的触发器在统一的时钟控制下翻转，其时序约束较为简单、时钟系统设计较为容易。然而，单一的时钟约束早已不再适合现阶段飞速增长的集成电路规模。在功能复杂的大规模数字电路设计过程中通常存在多个时钟域。如何解决信号跨时钟域(Clock Domain Crossing，CDC)传播，实现信号的输出驱动与输入采样，减少或避免亚稳态的产生已经成为决定数字集成电路设计成败的关键问题。
[0003]现阶段最常用的解决跨时钟域的方式是使用同步器采样异步输入信号，使产生的输出信号满足同步系统对建立时间(setup time)和保持时间(hold time)的要求，从而抑制亚稳态对电路的不利影响。常用的同步方法有两种：两级触发器法和锁定法。
[0004]两级触发器法的本质是降低亚稳态的出现概率，通过两级触发器级联，当来自前一个时钟域的信号到达下一个时钟域的第一个触发器时，很可能出现不满足建立/保持时间的情况，导致该级输出长时间处于亚稳态。如果第二级的状态持续不到一个周期，则可以通过增加一级触发器来消除该亚稳态，使第二级触发器的输出端满足同步信号的要求，但只要增加1级D触发器会增加输入信号的1级延时。这种方法通常用于对时序要求不高的电路同步，适合于从慢时钟到快时钟的少量信号同步，而无法实现对时序要求较高的，快慢时钟域之间存在大量信号的双向同步。
[0005]锁定法主要解决两级出发器同步过程中，当信号从快时钟向慢时钟过渡时，如果信号变化太快，慢时钟可能无法及时采样快时钟的问题。锁定法同步器作为对两级触发器法的补充，仍然无法满足快慢时钟域之间大量控制信号与数据信号同步跨域传播的高时序要求，导致出现亚稳态的多域传播，降低了系统的稳定性与可靠性。

技术实现思路

[0006]本专利技术的目的在于提供一种高效实现伪DDR信号跨时钟域的电路、方法和电子设备，解决现有解决跨时钟域的方式无法满足快慢时钟域之间大量控制信号与数据信号同步跨域传播的高时序要求，导致出现亚稳态的多域传播，降低了系统的稳定性与可靠性的问题
[0007]第一方面，本专利技术提供一种高效实现伪DDR信号跨时钟域的电路，所述电路包括：
[0008]芯片端高频时钟域模块、设置在所述芯片端高频时钟域模块上的多个跨时钟域模块，以及和多个所述跨时钟域模块连接的主机端低频时钟域模块；
[0009]每个所述跨时钟域模块包括低频向高频传输子模块和高频向低频传输子模块，所述低频向高频传输子模块的一端和所述芯片端高频时钟域模块连接，另一端和所述主机端
低频时钟域模块连接，所述高频向低频传输子模块的一端和所述芯片端高频时钟域模块连接，另一端和所述主机端低频时钟域模块连接；
[0010]所述低频向高频传输子模块用于，在接收到所述主机端低频时钟域模块发出写操作指令对应的写控制信号和写数据信号的情况下，将所述写控制信号和所述写数据信号分别从低频时钟域调整到高频时钟域，并对调整后的所述写控制信号和所述写数据信号进行同步对齐处理，将同步对齐处理后的所述写控制信号和所述写数据信号发送至所述芯片端高频时钟域模块；
[0011]所述高频向低频传输子模块用于，在接收到所述主机端低频时钟域模块发出读操作指令对应的读数据信号的情况下，基于所述读数据信号完成对应数据的读取。
[0012]采用上述技术方案的情况下，本专利技术实施例提供的高效实现伪DDR信号跨时钟域的电路，所述低频向高频传输子模块用于，在接收到所述主机端低频时钟域模块发出写操作指令对应的写控制信号和写数据信号的情况下，将所述写控制信号和所述写数据信号分别从低频时钟域调整到高频时钟域，并对调整后的所述写控制信号和所述写数据信号进行同步对齐处理，将同步对齐处理后的所述写控制信号和所述写数据信号发送至所述芯片端高频时钟域模块；所述高频向低频传输子模块用于，在接收到所述主机端低频时钟域模块发出读操作指令对应的读数据信号的情况下，基于所述读数据信号完成对应数据的读取，可以同时处理单周期与多周期信号之间的同步跨时钟域传播等高时序要求的场景，其应用场景广泛，可以应用于大量信号从低频域向高频域或相反反向的双向跨时钟域传播，避免了亚稳态的多域传播，提高了电路的稳定性与可靠性。
[0013]在一种可能的实现方式中，所述低频向高频传输子模块包括异步先入先出控制信号传输单元和数据信号传输单元，所述异步先入先出控制信号传输单元的一端和所述芯片端高频时钟域模块连接，另一端和所述主机端低频时钟域模块连接，所述数据信号传输单元的一端和所述芯片端高频时钟域模块连接，另一端和所述主机端低频时钟域模块连接；
[0014]所述低频向高频传输子模块用于，在接收到所述主机端低频时钟域模块发出写操作指令对应的写控制信号和写数据信号的情况下，将所述写控制信号和所述写数据信号分别从低频时钟域调整到高频时钟域，并对调整后的所述写控制信号和所述写数据信号进行同步对齐处理，将同步对齐处理后的所述写控制信号和所述写数据信号发送至所述芯片端高频时钟域模块，包括：
[0015]所述异步先入先出控制信号传输单元用于，在接收到所述主机端低频时钟域模块发出所述写操作指令对应的写控制信号的情况下，将所述写控制信号从低频时钟域调整到高频时钟域；
[0016]所述数据信号传输单元用于，在接收到所述主机端低频时钟域模块发出所述写操作指令对应的写数据信号的情况下，将所述写数据信号从低频时钟域调整到高频时钟域；
[0017]所述异步先入先出控制信号传输单元和所述数据信号传输单元，还用于对调整后的所述写控制信号和所述写数据信号进行同步对齐处理，将同步对齐处理后的所述写控制信号和所述写数据信号发送至所述芯片端高频时钟域模块。
[0018]在一种可能的实现方式中，所述电路还包括多个存储器模块，所述存储器模块设置在所述芯片端高频时钟域模块上，多个所述存储器模块分别和每个所述跨时钟域模块一一对应连接。
[0019]在一种可能的实现方式中，所述异步先入先出控制信号传输单元用于，在接收到所述主机端低频时钟域模块发出所述写操作指令对应的写控制信号的情况下，将所述写控制信号从低频时钟域调整到高频时钟域，包括：
[0020]所述异步先入先出控制信号传输单元用于，在接收到所述主机端低频时钟域模块发出的所述写操作指令对应的所述写控制信号的情况下，根据预先设置的第一传输深度值，在检测到所述异步先入先出控制信号传输单元处于预设正常状态的情况下，将所述写控制信号写入所述异步先入先出控制信号传输单元；
[0021]所述预设正常状态指的是所述异步先入先出控制信号传输单元处于非满并且不处于非读非写状态。
[0022]在一种可能的实现方式中，所述数据信号传输单元用于，在接收到所述主机端低频时钟域模块发出所述写操作指令对应本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种高效实现伪DDR信号跨时钟域的电路，其特征在于，所述电路包括：芯片端高频时钟域模块、设置在所述芯片端高频时钟域模块上的多个跨时钟域模块，以及和多个所述跨时钟域模块连接的主机端低频时钟域模块；每个所述跨时钟域模块包括低频向高频传输子模块和高频向低频传输子模块，所述低频向高频传输子模块的一端和所述芯片端高频时钟域模块连接，另一端和所述主机端低频时钟域模块连接，所述高频向低频传输子模块的一端和所述芯片端高频时钟域模块连接，另一端和所述主机端低频时钟域模块连接；所述低频向高频传输子模块用于，在接收到所述主机端低频时钟域模块发出写操作指令对应的写控制信号和写数据信号的情况下，将所述写控制信号和所述写数据信号分别从低频时钟域调整到高频时钟域，并对调整后的所述写控制信号和所述写数据信号进行同步对齐处理，将同步对齐处理后的所述写控制信号和所述写数据信号发送至所述芯片端高频时钟域模块；所述高频向低频传输子模块用于，在接收到所述主机端低频时钟域模块发出读操作指令对应的读数据信号的情况下，基于所述读数据信号完成对应数据的读取。2.根据权利要求1所述的高效实现伪DDR信号跨时钟域的电路，其特征在于，所述低频向高频传输子模块包括异步先入先出控制信号传输单元和数据信号传输单元，所述异步先入先出控制信号传输单元的一端和所述芯片端高频时钟域模块连接，另一端和所述主机端低频时钟域模块连接，所述数据信号传输单元的一端和所述芯片端高频时钟域模块连接，另一端和所述主机端低频时钟域模块连接；所述低频向高频传输子模块用于，在接收到所述主机端低频时钟域模块发出写操作指令对应的写控制信号和写数据信号的情况下，将所述写控制信号和所述写数据信号分别从低频时钟域调整到高频时钟域，并对调整后的所述写控制信号和所述写数据信号进行同步对齐处理，将同步对齐处理后的所述写控制信号和所述写数据信号发送至所述芯片端高频时钟域模块，包括：所述异步先入先出控制信号传输单元用于，在接收到所述主机端低频时钟域模块发出所述写操作指令对应的写控制信号的情况下，将所述写控制信号从低频时钟域调整到高频时钟域；所述数据信号传输单元用于，在接收到所述主机端低频时钟域模块发出所述写操作指令对应的写数据信号的情况下，将所述写数据信号从低频时钟域调整到高频时钟域；所述异步先入先出控制信号传输单元和所述数据信号传输单元，还用于对调整后的所述写控制信号和所述写数据信号进行同步对齐处理，将同步对齐处理后的所述写控制信号和所述写数据信号发送至所述芯片端高频时钟域模块。3.根据权利要求2所述的高效实现伪DDR信号跨时钟域的电路，其特征在于，所述电路还包括多个存储器模块，所述存储器模块设置在所述芯片端高频时钟域模块上，多个所述存储器模块分别和每个所述跨时钟域模块一一对应连接。4.根据权利要求3所述的高效实现伪DDR信号跨时钟域的电路，其特征在于，所述异步先入先出控制信号传输单元用于，在接收到所述主机端低频时钟域模块发出所述写操作指令对应的写控制信号的情况下，将所述写控制信号从低频时钟域调整到高频时钟域，包括：所述异步先入先出控制信号传输单元用于，在接收到所述主机端低频时钟域模块发出
的所述写操作指令对应的所述写控制信号的情况下，根据预先设置的第一传输深度值，在检测到所述异步先入先出控制信号传输单元处于预设正常状态的情况下，将所述写控制信号写入所述异步先入先出控制信号传输单元；所述预设正常状态指的是所述异步先入先出控制信号传输单元处于非满并且不处于非读非写状态。5.根据权利要求4所述的高效实现伪DDR信号跨时钟域的电路，其特征在于，所述数据信号传输单元用于，在接收到所述主机端低频时钟域模块发出所述写操作指令对应的写数据信号的情况下，将所述写数据信号从低频时钟域调整到高频时钟域，包括：所述数据信号传输单元用...

【专利技术属性】
技术研发人员：杨建国，程锦辉，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：