用于在读取操作期间控制数据选通信号的系统及方法技术方案

本发明专利技术涉及用于在读取操作期间控制数据选通信号的系统及方法。一种设备，其可包含第一数据选通DQS输出缓冲器OB、第二DQS OB及控制逻辑。所述第一数据选通DQS输出缓冲器OB及所述第二DQS OB各自耦合到DQS端子。所述第一DQS OB及所述第二DQS OB经配置以响应于读取时钟信号而将DQS信号提供到所述DQS端子。所述控制逻辑经配置以接收所述读取时钟信号以控制所述第一DQS OB及所述第二DQS OB。所述设备经配置以在将所述DQS信号提供到所述DQS端子时选择性地防止所述控制逻辑接收所述读取时钟信号。钟信号。钟信号。

【技术实现步骤摘要】
用于在读取操作期间控制数据选通信号的系统及方法
[0001]分案申请的相关信息
[0002]本案是分案申请。本分案的母案是专利技术名称为“用于在读取操作期间控制数据选通信号的系统及方法”、申请日为2019年4月16日、申请号为201980026141.1的中国专利技术专利申请案。


[0003]本专利技术大体上涉及存储器装置，且更特定来说，涉及用于在读取操作期间控制数据选通信号的同步存储器装置及技术。

技术介绍

[0004]本章节意图向读者介绍可能与下文描述及/或主张的本专利技术的各个方面相关的领域的各个方面。本论述被认为有助于向读者提供背景信息以促进对本专利技术的各个方面的更好理解。因此，应理解，这些陈述应从这个角度来解读，且并非作为对现有技术的承认。
[0005]通常，计算系统可包含在操作中经由电信号传达信息的电子装置。例如，计算系统可包含通信地耦合到例如动态随机存取存储器(DRAM)的存储器装置的处理器。以这种方式，举例来说，处理器可使用命令及/或地址信号(CA信号)与存储器装置进行通信，以检索可执行指令、检索将由处理器处理的数据及/或存储从处理器输出的数据。可将这些CA信号供应到共同接合垫、引脚、外部端子等。
[0006]在例如同步DRAM(SDRAM)的同步存储器装置中，将CA信号与可由处理器提供的外部时钟信号同步地提供到所述存储器装置。各种内部时钟信号是在存储器装置内从外部时钟信号生成且用于使命令及数据信号同步以确保存储器装置的正确操作。即，基于各种CA信号，在存储器装置内生成且使用各种内部时钟信号以完成存储器装置内的各种操作，例如读取命令及写入命令。对于读取命令，在某些操作模式中可能不需要一些内部电路及内部时钟信号。例如，在所有操作模式期间可能并非始终需要可以其它方式生成的内部数据选通信号。在这些例子中，如果生成但未使用内部时钟信号，那么可能不必要地增加功率消耗。本专利技术的实施例可涉及用于在读取操作期间控制数据选通信号以降低某些操作模式期间的功率消耗的技术。

技术实现思路

[0007]本申请的一方面提供一种设备，其包括：数据选通DQS状态控制电路，其经配置以至少部分地响应于将读取时钟信号供应到所述DQS状态控制电路的控制逻辑而将至少一个控制信号设置为有效状态，所述DQS状态控制电路进一步经配置以在已暂停将所述读取时钟信号供应到所述DQS状态控制电路的所述控制逻辑之后将所述至少一个控制信号维持在所述有效状态；及输出缓冲器电路，其经配置以接收所述至少一个控制信号及所述读取时钟信号，所述输出缓冲器电路进一步经配置以至少部分地基于所述至少一个控制信号的所述有效状态而激活以至少部分地响应于所述读取时钟信号而驱动数据选通DQS端子，使得
所述输出缓冲器电路在已暂停将所述读取时钟信号供应到所述DQS状态控制电路的所述控制逻辑之后继续驱动所述DQS端子。
[0008]本申请的另一方面提供一种设备，其包括：输出缓冲器电路，其经配置以选择性地将读取时钟信号传递到输出端；以及控制逻辑，其经配置以选择性地接收所述读取时钟信号，并且：在第一周期期间，将所述输出缓冲器电路置于有效状态；在第二周期期间，将所述输出缓冲器电路维持在所述有效状态；以及在第三周期期间，将所述输出缓冲器电路置于无效状态；其中当处于所述有效状态时，所述输出缓冲器电路经配置以允许所述读取时钟信号传递到所述输出端；其中所述控制逻辑经配置以至少响应于所述读取时钟信号而将所述输出缓冲器电路置于所述有效状态或所述无效状态；以及其中防止所述控制逻辑在所述第二周期的至少一部分期间接收所述读取时钟信号。
[0009]本申请的另一方面提供一种设备，其包括：输出缓冲器电路，其经配置以响应于读取时钟信号而向输出端提供数据选通DQS信号；以及控制逻辑，其经配置以选择性地接收所述读取时钟信号，并且：在第一周期期间，将所述输出缓冲器电路置于有效状态；在第二周期期间，将所述输出缓冲器电路维持在所述有效状态；以及在第三周期期间，将所述输出缓冲器电路置于无效状态；其中当处于所述有效状态时，所述输出缓冲器电路经配置以向所述输出端提供所述DQS信号；其中所述控制逻辑经配置以至少响应于所述读取时钟信号而将所述输出缓冲器电路置于所述有效状态或所述无效状态；以及其中防止所述控制逻辑在所述第二周期的至少一部分期间接收所述读取时钟信号。
[0010]本申请的另一方面提供一种方法，其包括：在输出缓冲器电路处接收来自读取时钟发生器的读取时钟信号；响应于来自控制逻辑的激活信号，在第一周期期间将所述输出缓冲器电路置于有效状态，其中所述激活信号响应于所述读取时钟信号；在第二周期期间将所述输出缓冲器电路维持在所述有效状态；响应于来自所述控制逻辑的撤销激活信号，在第三周期期间将所述输出缓冲器电路置于无效状态，其中所述撤销激活信号响应于所述读取时钟信号；当所述输出缓冲器电路处于所述有效状态时，响应于所述读取时钟信号，将数据选通DQS信号从所述输出缓冲器电路传递到输出端；以及防止所述控制逻辑在所述第二周期的至少一部分期间接收所述读取时钟信号。
[0011]本申请的另一方面提供一种设备，其包括：时钟发生器；以及数据选通DQS发生器，其中所述DQS发生器进一步包括：DQS状态控制；以及输出缓冲器电路；其中所述时钟发生器向所述DQS发生器提供读取时钟信号，且其中所述DQS状态控制电路选择性地接收所述读取时钟信号；其中所述DQS状态控制电路至少响应于所述读取时钟信号而选择性地向所述输出缓冲器电路提供激活信号，且其中所述输出缓冲器电路至少响应于所述读取时钟信号和所述激活信号而选择性地向输出端提供DQS信号。
附图说明
[0012]可在阅读以下详细描述且参考附图后更好地理解本专利技术的各个方面，在附图中：
[0013]图1是根据本专利技术的实施例的存储器装置的框图；
[0014]图2是根据本专利技术的实施例的包含读取数据选通(DQS)产生器的图1的存储器装置的一部分的框图；
[0015]图3是根据本专利技术的实施例的在非突发读取操作期间用于操作图2的读取DQS产生
器的信号的时序图；
[0016]图4及5结合起来是根据本专利技术的实施例的在突发读取操作期间用于操作图2的读取DQS产生器的信号的时序图；
[0017]图6是根据本专利技术的另一实施例的包含读取DQS产生器的图1的存储器装置的一部分的框图；及
[0018]图7是根据本专利技术的实施例的在非突发读取操作期间用于操作图6的读取DQS产生器的信号的时序图。
具体实施方式
[0019]下文将描述一或多个特定实施例。为了提供对这些实施例的简要描述，说明书中并未描述实际实施方案的所有特征。应明白，在任何此实际实施方案的开发中，如在任何工程或设计项目中，必须做出众多实施方案特定决策以实现开发人员的特定目标，例如遵守系统相关及业务相关约束，其可能因实施方案而异。此外，应明白，此开发工作可能是复杂且耗时的，但是对于受益于本专利技术的一般技术人员来说仍将是设计、制造及制作的例行工作。
[0020]当介本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种设备，其包括：数据选通DQS状态控制电路，其经配置以至少部分地响应于将读取时钟信号供应到所述DQS状态控制电路的控制逻辑而将至少一个控制信号设置为有效状态，所述DQS状态控制电路进一步经配置以在已暂停将所述读取时钟信号供应到所述DQS状态控制电路的所述控制逻辑之后将所述至少一个控制信号维持在所述有效状态；及输出缓冲器电路，其经配置以接收所述至少一个控制信号及所述读取时钟信号，所述输出缓冲器电路进一步经配置以至少部分地基于所述至少一个控制信号的所述有效状态而激活以至少部分地响应于所述读取时钟信号而驱动数据选通DQS端子，使得所述输出缓冲器电路在已暂停将所述读取时钟信号供应到所述DQS状态控制电路的所述控制逻辑之后继续驱动所述DQS端子。2.根据权利要求1所述的设备，其中所述DQS状态控制电路包括门电路，所述门电路经配置以接收所述读取时钟信号及读取时钟启用信号且响应于所述读取时钟启用信号的状态而控制所述读取时钟信号到所述DQS状态控制电路的所述控制逻辑的供应。3.根据权利要求2所述的设备，其中所述DQS状态控制电路的所述控制逻辑经配置以接收所述门电路的输出且将所述至少一个控制信号输出到所述输出缓冲器电路。4.根据权利要求1所述的设备，其中所述输出缓冲器电路包括DQS输出缓冲器上拉驱动器及DQS输出缓冲器下拉驱动器。5.根据权利要求4所述的设备，其中所述至少一个控制信号包括第一控制信号及第二控制信号，其中所述DQS输出缓冲器上拉驱动器经配置以从所述DQS状态控制电路接收所述第一控制信号，且其中所述DQS输出缓冲器下拉驱动器经配置以从所述DQS状态控制电路接收所述第二控制信号。6.根据权利要求1所述的设备，其中暂停以非突发读取模式将所述读取时钟信号供应到所述DQS状态控制电路的所述控制逻辑。7.根据权利要求1所述的设备，其中暂停以突发读取模式将所述读取时钟信号供应到所述DQS状态控制电路的所述控制逻辑。8.根据权利要求1所述的设备，其中暂停以非突发读取模式及突发读取模式两者将所述读取时钟信号供应到所述DQS状态控制电路的所述控制逻辑。9.根据权利要求1所述的设备，其中所述DQS状态控制电路进一步经配置以在已恢复将所述读取时钟信号供应到所述DQS状态控制电路的所述控制逻辑之后将所述至少一个控制信号维持在所述有效状态，使得所述输出缓冲器电路在已恢复将所述读取时钟信号供应到所述DQS状态控制电路的所述控制逻辑之后继续驱动所述DQS端子。10.一种设备，其包括：输出缓冲器电路，其经配置以选择性地将读取时钟信号传递到输出端；以及控制逻辑，其经配置以选择性地接收所述读取时钟信号，并且：在第一周期期间，将所述输出缓冲器电路置于有效状态；在第二周期期间，将所述输出缓冲器电路维持在所述有效状态；以及在第三周期期间，将所述输出缓冲器电路置于无效状态；其中当处于所述有效状态时，所述输出缓冲器电路经配置以允许所述读取时钟信号传递到所述输出端；
其中所述控制逻辑经配置以至少响应于所述读取时钟信号而将所述输出缓冲器电路置于所述有效状态或所述无效状态；以及其中防止所述控制逻辑在所述第二周期的至少一部分期间接收所述读取时钟信号。11.根据权利要求10所述的设备，其中所述第二周期在突发读取模式操作期间。12.根据权利要求11所述的设备，其中所述突发读取模式操作至少响应于连贯地发出的第一读取命令及第二读取命令而启动，其中所述第一读取命令之后是所述第二读取命令；其中当所述输出缓冲器电路基于所述第一读取命令将所述DQS信号传递到所述输出端时，所述控制逻辑接收所述读取时钟信号；以及其中当所述输出缓冲器电路基于所述第二读取命令将所述读取时钟信号传递到所述输出端时，所述控制逻辑不接收所述读取时钟信号。13.根据权利要求10所述的设备，其进一步包括：由所述控制逻辑接收的经解码读取命令RDC信号，其中：如果所述RDC信号从第一值转换为第二值，则所述控制逻辑在所述第一周期期间将所述输出缓冲器电路置于所述有效状态；如果所述RDC信号维持所述第二值，则所述控制逻辑在所述第二周期期间将所述输出缓冲器电路维持在所述有效状态；以及如果所述RDC信号从所述第二值转换为所述第一值，则所述控制逻辑在所述第三周期期间将所述输出缓冲器电路置于所述无效状态。14.根据权利要求13所述的设备，其进一步包括：读取控制逻辑；以及模式寄存器；其中所述读取控制逻辑从所述模式寄存器接收可变突发长度BL信息，且其中所述RDC信号响应于所述可变突发长度BL信息。15.根据权利...

【专利技术属性】
技术研发人员：高桥继雄，
申请(专利权)人：美光科技公司，
类型：发明
国别省市：