一种降低FinFET源漏接触电阻的复合工艺方法技术

本发明专利技术提供一种降低FinFET源漏接触电阻的复合工艺方法，硅基底上形成有多个Fin结构，每个Fin结构上形成有外延结构，外延结构的表面形成有氧化层；对外延结构表面的氧化层进行PCXT预清洗，使得氧化层的厚度变薄；对进行PCXT预清洗后的外延结构表面的氧化层进行SiCoNi清洗。使得氧化层的厚度进一步变薄；对进行SiCoNi清洗后的外延结构表面的氧化层进行湿法清洗，直至氧化层被完全去除为止。本发明专利技术在增加湿法清洗时长的基础上，结合PCXT Ar

【技术实现步骤摘要】
一种降低FinFET源漏接触电阻的复合工艺方法


[0001]本专利技术涉及半导体
，特别是涉及一种降低FinFET源漏接触电阻的复合工艺方法。

技术介绍

[0002]在14纳米三维器件FinFET(14nm FF)的MOL中，尽可能降低源漏接触模块的接触电阻(R
c
)能够缓解器件在源漏尺寸上的微缩压力，且利于有效降低信号的延迟，最终为其设计提供更多的可能性。
[0003]14nm FF的源漏接触面非常小，可认为电流均匀流过源漏接触区。此时R
c
正比于接触电阻率(ρ
c
)，反比于接触面积(A
c
)。现通常采用降低源漏接触电阻率(ρ
c
)的手段来改善源漏的接触特性。即在MOL淀积接触金属Ti，使用浸润退火工艺形成Ti2Si低阻相，并辅以极薄的TiN作为W塞的扩散阻挡层。但在实际生产过程中，TEM&EDS切片结果显示，当淀积Ti/TiN的清洗工艺窗口不够时，氧化物残留会出现在M0A
‑
EPI接触区域上。HV失效模型结果显示Sigle Bit(SB)失效率上升；另一方面，WAT结果显示Zillion Dense Array(ZDA)的开启电流Ion变低及Dense Array(DA)开启电阻Ron变高现象。这主要是由M0A
‑
EPI的R
c
上升造成。

技术实现思路

[0004]鉴于以上所述现有技术的缺点，本专利技术的目的在于提供一种降低FinFET源漏接触电阻的复合工艺方法，用于解决现有技术中的FinFET工艺中，因外延层被氧化造成源漏接触电阻增大的问题。
[0005]为实现上述目的及其他相关目的，本专利技术提供一种降低FinFET源漏接触电阻的复合工艺方法，至少包括：
[0006]步骤一、提供硅基底，所述硅基底上形成有多个Fin结构，所述每个Fin结构上形成有外延结构，所述外延结构的表面形成有氧化层；
[0007]步骤二、对所述外延结构表面的所述氧化层进行PCXT预清洗，使得所述氧化层的厚度变薄；
[0008]步骤三、对进行PCXT预清洗后的所述外延结构表面的所述氧化层进行SiCoNi清洗。使得所述氧化层的厚度进一步变薄；
[0009]步骤四、对进行SiCoNi清洗后的所述外延结构表面的所述氧化层进行湿法清洗，直至所述氧化层被完全去除为止。
[0010]优选地，步骤二中进行的所述PCXT预清洗为干法刻蚀，且该干法刻蚀为等离子刻蚀。
[0011]优选地，步骤二中采用等离子刻蚀所述氧化层的方法为，采用氩离子轰击所述氧化层的表面。
[0012]优选地，步骤三中进行SiCoNi清洗的过程中通入的气体包括NF3和NH3，其中NF3和NH3形成自由基与所述氧化层进行反应，在大于30℃的条件下形成(NH4)2SiF6(S)。
[0013]优选地，步骤三中的(NH4)2SiF6(S)在大于100℃的条件下分解为SiF4、NH3以及HF气体。
[0014]优选地，步骤四结束后形成的所述FinFET的NMOS结构的接触电阻降价44.28％。
[0015]优选地，步骤四结束后形成的所述FinFET的PMOS结构的接触电阻降价24.04％。
[0016]如上所述，本专利技术的降低FinFET源漏接触电阻的复合工艺方法，具有以下有益效果：本专利技术的方法结合PCXT氩离子体轰击及与SiCoNi湿法刻蚀手段的结合，以去除外延结构上的氧化层残留物，为在Ti/TiN沉积以及TiSi Soak退火结束后形成TiSi低阻相提供了有利的界面条件，最终起到了有效降低源漏接触电阻的作用。
附图说明
[0017]图1显示为本专利技术中形成于Fin结构上的外延结构的示意图；
[0018]图2显示为本专利技术中对外延结构上的氧化层进行PCXT预清洗的示意图；
[0019]图3显示为本专利技术中对氧化层进行SiCoNi清洗的示意图；
[0020]图4显示为本专利技术中对氧化层进行湿法清洗后完全去除氧化层的结构示意图；
[0021]图5显示为本专利技术中的降低FinFET源漏接触电阻的复合工艺方法流程图。
具体实施方式
[0022]以下通过特定的具体实例说明本专利技术的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本专利技术的其他优点与功效。本专利技术还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本专利技术的精神下进行各种修饰或改变。
[0023]请参阅图1至图5。需要说明的是，本实施例中所提供的图示仅以示意方式说明本专利技术的基本构想，遂图式中仅显示与本专利技术中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
[0024]本专利技术提供一种降低FinFET源漏接触电阻的复合工艺方法，如图5所示，图5显示为本专利技术中的降低FinFET源漏接触电阻的复合工艺方法流程图，该方法至少包括以下步骤：
[0025]步骤一、提供硅基底，所述硅基底上形成有多个Fin结构，所述每个Fin结构上形成有外延结构，所述外延结构的表面形成有氧化层；如图1所示，图1显示为本专利技术中形成于Fin结构上的外延结构的示意图。该步骤一中所述硅基底01上形成有多个Fin结构02，所述每个Fin结构02上形成有外延结构03，所述外延结构03的表面形成有氧化层04。
[0026]步骤二、对所述外延结构表面的所述氧化层进行PCXT预清洗，使得所述氧化层的厚度变薄；如图2所示，图2显示为本专利技术中对外延结构上的氧化层进行PCXT预清洗的示意图。该步骤二对所述外延结构03表面的所述氧化层04进行PCXT预清洗，使得所述氧化层04的厚度变薄。以现有技术中所述氧化层厚度为10埃为基准，进行步骤二的PCXT预清洗后，所述氧化层的厚度变薄。
[0027]本专利技术进一步地，本实施例的步骤二中进行的所述PCXT预清洗为干法刻蚀，且该干法刻蚀为等离子刻蚀。
[0028]本专利技术进一步地，如图2所示，本实施例的步骤二中采用等离子刻蚀所述氧化层04的方法为，采用氩离子轰击所述氧化层04的表面。
[0029]步骤三、对进行PCXT预清洗后的所述外延结构表面的所述氧化层进行SiCoNi清洗。使得所述氧化层的厚度进一步变薄；如图3所示，图3显示为本专利技术中对氧化层进行SiCoNi清洗的示意图。
[0030]本专利技术进一步地，本实施例的步骤三中进行SiCoNi清洗的过程中通入的气体包括NF3和NH3，其中NF3和NH3形成自由基与所述氧化层04进行反应，在大于30℃的条件下形成(NH4)2SiF6(S)。
[0031]本专利技术进一步地，本实施例的步骤三中的(NH4)2SiF6(S)在大于100℃的条件下分解为SiF4、NH3以及HF气体。使得所述氧化层的厚度进一步变薄。
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【技术保护点】

【技术特征摘要】
1.一种降低FinFET源漏接触电阻的复合工艺方法，其特征在于，至少包括：步骤一、提供硅基底，所述硅基底上形成有多个Fin结构，所述每个Fin结构上形成有外延结构，所述外延结构的表面形成有氧化层；步骤二、对所述外延结构表面的所述氧化层进行PCXT预清洗，使得所述氧化层的厚度变薄；步骤三、对进行PCXT预清洗后的所述外延结构表面的所述氧化层进行SiCoNi清洗。使得所述氧化层的厚度进一步变薄；步骤四、对进行SiCoNi清洗后的所述外延结构表面的所述氧化层进行湿法清洗，直至所述氧化层被完全去除为止。2.根据权利要求1所述的降低FinFET源漏接触电阻的复合工艺方法，其特征在于：步骤二中进行的所述PCXT预清洗为干法刻蚀，且该干法刻蚀为等离子刻蚀。3.根据权利要求2所述的降低FinFET源漏接触电阻的复合工艺方法，其特征在于：步骤二中采用等离子刻蚀所述氧化层的方法为，采用...

【专利技术属性】
技术研发人员：安浩伟，蔡汉伦，吴方锐，
申请(专利权)人：上海华力集成电路制造有限公司，
类型：发明
国别省市：