一种减少掩膜次数的TrenchMOSFET的制作工艺制造技术

本发明专利技术公开了一种减少掩膜次数的Trench MOSFET的制作工艺，包括：形成薄氧化层；形成体区；形成厚氧化层作为第一掩膜；光刻形成沟槽；形成栅氧化层；形成有源区多晶硅和终端区多晶硅；设置第二掩膜，刻蚀有源区多晶硅，使其顶部低于外延层表面；在有源区沟槽的侧壁倾斜注入并形成源区；淀积形成第三氧化层填满有源区空隙区域；各向同性的向下刻蚀第三氧化层，使有源区表面的外延层外露，且在终端区沟槽内形成了终端区接触孔，终端区接触孔延伸至终端区多晶硅内。本发明专利技术利用第三氧化层和厚氧化层高度的配合，实现了体接触区的自对准刻蚀，省去了原本体接触区形成时候需要的掩膜。而由于体接触区采用无mask的自对准工艺，因此器件的cell pitch可以做的更小。pitch可以做的更小。pitch可以做的更小。

【技术实现步骤摘要】
一种减少掩膜次数的Trench MOSFET的制作工艺


[0001]本专利技术涉及半导体
，具体为一种减少掩膜次数的Trench MOSFET的制作工艺。

技术介绍

[0002]图1A至图1H示出了传统Trench MOSFET的制作工艺，包括如下步骤：
[0003]提供一衬底1，在衬底1上形成外延层2，在外延层2表面形成薄氧化层3，如图1A所示；
[0004]设置第一掩膜，光刻形成沟槽，并去除第一掩膜及薄氧化层3，其中，沟槽包括有源区沟槽4
‑
1和终端区沟槽4
‑
2，如图1B所示；
[0005]在沟槽内形成栅氧化层5，如图1C所示；
[0006]填充多晶硅并回刻，在沟槽内形成第一多晶硅6，如图1D所示；
[0007]注入并形成体区7，如图1E所示；
[0008]设置第二掩膜8，第二掩膜8覆盖终端区，之后在有源区沟槽4
‑
1之间注入并形成源区9，如图1F所示；
[0009]去除第二掩膜8，在外延层2表面形成阻挡层10，如图1G所示本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种减少掩膜次数的Trench MOSFET的制作工艺，其特征在于，包括如下步骤：提供一衬底，在所述衬底上形成外延层，在所述外延层表面形成薄氧化层；在器件表面向下注入并在外延层表面形成体区；在器件表面形成厚氧化层，作为第一掩膜；光刻形成沟槽，所述沟槽包括有源区沟槽和终端区沟槽；在所述有源区沟槽和终端区沟槽内形成栅氧化层；填充并刻蚀多晶硅，在所述有源区沟槽内形成有源区多晶硅，在所述终端区沟槽内形成终端区多晶硅，所述有源区多晶硅和终端区多晶硅的顶部均与外延层的表面齐平，所述有源区多晶硅的顶部与有源区沟槽顶部之间形成有源区空隙区域，所述终端区多晶硅的顶部与终端区沟槽顶部之间形成终端区空隙区域；设置第二掩膜，所述第二掩膜覆盖终端区，之后刻蚀有源区多晶硅，使其顶部低于外延层表面；在有源区沟槽的侧壁倾斜注入源区离子；去除有源区多晶硅上方的薄氧化层、栅氧化层及厚氧化层；去除第二掩膜，退火形成源区，在此过程中，所述有源区多晶硅上方形成第一氧化层，所述终端区多晶硅上方形成第二氧化层；在器件表面淀积形成第三氧化层，所述第三氧化层填满有源区空隙...

【专利技术属性】
技术研发人员：张楠，黄健，孙闫涛，顾昀浦，宋跃桦，刘静，吴平丽，
申请(专利权)人：江苏捷捷微电子股份有限公司，
类型：发明
国别省市：