沟槽栅MOSFET的制造方法技术

本申请公开了一种沟槽栅MOSFET的制造方法。沟槽栅MOSFET包括有源区以及围绕有源区的终端区。该制造方法包括：采用介质层形成屏蔽电介质和终端电介质，采用第一导电层形成屏蔽栅和终端导体；以及形成控制栅和栅极电介质，栅极电介质和屏蔽电介质分别位于第一沟槽上部内壁和下部内壁，控制栅和屏蔽栅分别填充第一沟槽上部空间和下部空间，其中，对介质层位于外延层上的部分依次进行减薄和第一蚀刻，从而将介质层分隔成屏蔽电介质和终端电介质，以及对屏蔽电介质进行第二蚀刻以达到与屏蔽栅的顶端相对应的高度。该制造方法可以提高器件的耐压性能、产品良率和可靠性。产品良率和可靠性。产品良率和可靠性。

【技术实现步骤摘要】
沟槽栅MOSFET的制造方法


[0001]本专利技术涉及半导体技术，更具体地，涉及沟槽栅MOSFET的制造方法。

技术介绍

[0002]金属氧化物半导体场效应晶体管(MOSFET)作为功率半导体器件已经得到了广泛的应用，例如，在功率变换器中作为开关。根据电流路径的不同，功率MOSFET可以分为平面器件和垂直器件两种类型。在垂直结构的MOSFET的基础上进一步开发了沟槽栅MOSFET。
[0003]沟槽栅MOSFET包括在有源区形成的沟槽。在有源区中，沟槽的上部和下部分别形成控制栅和屏蔽栅。控制栅位于屏蔽栅的上方，并且二者之间由绝缘层隔开。在沟槽上部的内壁形成栅极电介质，控制栅和栅极电介质形成栅叠层，因而可以控制与沟槽相邻且垂直延伸的沟道区。在沟槽下部的内壁形成屏蔽电介质，屏蔽栅经由屏蔽电介质提供附加的电场控制能力以实现电荷平衡。因此，在有源区中，沟槽栅MOSFET可以利用屏蔽栅在漂移区中保持基本上均匀的电场以增加器件的击穿电压。在相同的击穿电压的情形下，沟槽栅MOSFET的漂移区可以具有更高的掺杂浓度，因而，沟槽栅MOSFET可以减小导通阻抗，同时具有更快的开关速度和更低的开关损耗。
[0004]沟槽MOSFFET还可以包括在终端区中形成的沟槽。在终端区中，在沟槽的内壁形成终端电介质，以及在沟槽中填充终端导体。终端区围绕有源区，用于实现有源区边缘的电荷平衡。因此，沟槽栅MOSFET可以利用终端区在漂移区中保持基本上均匀的电场以增加器件的击穿电压。
[0005]然而，现有沟槽栅MOSFET的制造方法易于在工艺过程中造成有源区的屏蔽栅和终端区的终端电介质中的结构缺陷。因此，期望进一步改进沟槽栅MOSFET的制造方法，以提高器件的耐压性能、产品良率和可靠性。

技术实现思路

[0006]有鉴于此，本专利技术的目的在于提供一种沟槽栅MOSFET的制造方法，其中，采用多次蚀刻介质层的方式以避免终端区的终端电介质过蚀刻，以及在有源区的沟槽中形成光刻胶掩模以保护屏蔽栅的端部形貌，从而提高器件的耐压性能、产品良率和可靠性。
[0007]根据本专利技术的一方面，提供了一种沟槽栅MOSFET的制造方法，所述沟槽栅MOSFET包括有源区以及围绕所述有源区的终端区，所述制造方法包括：
[0008]形成从半导体基板表面延伸至所述半导体基板内部的多个沟槽，所述半导体基板包括堆叠的半导体衬底和外延层，所述多个沟槽包括位于所述有源区的第一沟槽和位于所述终端区的第二沟槽；
[0009]采用介质层形成屏蔽电介质和终端电介质，所述屏蔽电介质位于所述第一沟槽下部内壁，所述终端电介质位于所述第二沟槽内壁；
[0010]采用第一导电层形成屏蔽栅和终端导体，所述屏蔽栅填充所述第一沟槽下部空间，所述终端导体填充所述第一沟槽内部空间；以及
[0011]在所述第一沟槽上部形成控制栅和栅极电介质，所述栅极电介质位于所述第一沟槽上部内壁，所述控制栅填充所述第一沟槽上部空间，
[0012]其中，所述形成屏蔽电介质和终端电介质的步骤包括：对所述介质层位于所述外延层上的部分依次进行减薄和第一蚀刻，从而将所述介质层分隔成所述屏蔽电介质和所述终端电介质，以及对所述屏蔽电介质进行第二蚀刻以达到与所述屏蔽栅的顶端相对应的高度。
[0013]优选地，所述第二蚀刻第二蚀刻与所述第一蚀刻具有相同的选择性，并且所述第二蚀刻的蚀刻速率大于所述第一蚀刻的蚀刻速率。
[0014]优选地，所述第二蚀刻的蚀刻速率为所述第一蚀刻的蚀刻速率的10倍以上。
[0015]优选地，所述第二蚀刻采用缓冲氧化物蚀刻剂，所述第一蚀刻采用氢氟酸溶液。
[0016]优选地，所述介质层位于所述外延层上的部分减薄至30纳米至40纳米。
[0017]优选地，在所述第一蚀刻步骤之前，形成第一光刻胶掩模，所述第一光刻胶掩模遮挡所述终端区和暴露所述有源区，所述第一蚀刻去除所述介质层位于所述外延层表面上的部分。
[0018]优选地，在所述第一蚀刻步骤中，所述终端电介质包括位于所述第一光刻胶掩模和所述外延层表面之间的一部分，并且所述介质层在所述第一光刻胶掩模和所述外延层表面之间发生钻蚀形成终端电介质的端部，所述终端电介质的端部距离所述第二沟槽大于预定距离。
[0019]优选地，在所述第一蚀刻步骤和所述第二蚀刻步骤之间，形成第二光刻胶掩模，所述第二光刻胶掩模的第一部分遮挡所述终端区和暴露所述有源区，并且覆盖所述终端电介质的端部。
[0020]优选地，所述第二光刻胶掩模的第二部分至少部分填充所述第一沟槽，从而在所述第二蚀刻步骤中保护所述屏蔽栅的表面。
[0021]优选地，所述第二蚀刻沿着沟槽内壁单向蚀刻，并且，所述第二蚀刻停止在大于等于所述屏蔽栅的顶端的高度。
[0022]优选地，在所述第一沟槽中，所述栅极电介质覆盖所述屏蔽栅的顶端，兼作隔开所述控制栅和所述屏蔽栅的绝缘层。
[0023]优选地，在形成控制栅和栅极电介质的步骤之后，还包括：
[0024]在所述外延层中形成体区；
[0025]在所述体区中形成源区；
[0026]在所述外延层和所述控制栅上方形成层间介质层；
[0027]在所述层间介质层中形成导电通道；
[0028]在所述层间介质层上形成源极接触，所述源极接触经由所述导电通道与所述源区电连接；以及
[0029]在所述半导体衬底的背面形成漏极接触，
[0030]其中，所述体区和所述源区与所述第一沟槽相邻接，所述控制栅与所述体区之间由所述栅极电介质彼此隔开。
[0031]根据本专利技术实施例的沟槽栅MOSFET的制造方法，将用于形成屏蔽电介质的单次蚀刻分成依次进行的第一蚀刻和第二蚀刻，第一蚀刻用于将介质层分隔成屏蔽电介质和所述
终端电介质，对所述屏蔽电介质进行第二蚀刻以达到与所述屏蔽栅的顶端相对应的高度。该制造方法利用第一蚀刻显著减轻所述终端电介质端部发生的钻蚀，以及在第二蚀刻步骤中遮挡终端区以保护所述终端电介质端部，因而可以避免所述终端电介质端部发生的钻蚀延伸至第二沟槽中形成孔洞而造成控制栅与终端导体之间短接，从而提高器件的耐压性能、产品良率和可靠性。
[0032]在优选地的实施例中，在介质层的第一蚀刻之后，重新形成光刻胶掩模，光刻胶掩模的第一部分遮挡终端区以保护所述终端电介质端部，第二部分至少部分填充第二沟槽，在所述第二蚀刻步骤中保护所述屏蔽栅的表面。由于光刻胶掩模在第二沟槽中的遮挡作用，第二蚀刻沿着沟槽内壁垂直方向单向蚀刻，有利于精确控制蚀刻停止在与屏蔽栅大致相同或稍高的高度，因而可以避免屏蔽电介质的过蚀刻。在第二蚀刻之后，屏蔽栅的顶端与屏蔽电介质的顶部大致齐平或稍低，已经符合沟槽栅MOSFET的结构设计要求，无需进一步采用干法蚀刻第二蚀刻屏蔽栅，也不会在干法蚀刻步骤中形成屏蔽栅的尖端，因而可以避免屏蔽栅的尖端产生尖端放电导致击穿控制栅和屏蔽栅之间的介质层，从而提高器件的耐压性能、产品良率和可靠性。
附图说明
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【技术保护点】

【技术特征摘要】
1.一种沟槽栅MOSFET的制造方法，所述沟槽栅MOSFET包括有源区以及围绕所述有源区的终端区，所述制造方法包括：形成从半导体基板表面延伸至所述半导体基板内部的多个沟槽，所述半导体基板包括堆叠的半导体衬底和外延层，所述多个沟槽包括位于所述有源区的第一沟槽和位于所述终端区的第二沟槽；采用介质层形成屏蔽电介质和终端电介质，所述屏蔽电介质位于所述第一沟槽下部内壁，所述终端电介质位于所述第二沟槽内壁；采用第一导电层形成屏蔽栅和终端导体，所述屏蔽栅填充所述第一沟槽下部空间，所述终端导体填充所述第一沟槽内部空间；以及在所述第一沟槽上部形成控制栅和栅极电介质，所述栅极电介质位于所述第一沟槽上部内壁，所述控制栅填充所述第一沟槽上部空间，其中，所述形成屏蔽电介质和终端电介质的步骤包括：对所述介质层位于所述外延层上的部分依次进行减薄和第一蚀刻，从而将所述介质层分隔成所述屏蔽电介质和所述终端电介质，以及对所述屏蔽电介质进行第二蚀刻以达到与所述屏蔽栅的顶端相对应的高度。2.根据权利要求1所述的制造方法，其中，所述第二蚀刻第二蚀刻与所述第一蚀刻具有相同的选择性，并且所述第二蚀刻的蚀刻速率大于所述第一蚀刻的蚀刻速率。3.根据权利要求2所述的制造方法，其中，所述第二蚀刻的蚀刻速率为所述第一蚀刻的蚀刻速率的10倍以上。4.根据权利要求3所述的制造方法，其中，所述第二蚀刻采用缓冲氧化物蚀刻剂，所述第一蚀刻采用氢氟酸溶液。5.根据权利要求1所述的制造方法，其中，所述介质层位于所述外延层上的部分减薄至30纳米至40纳米。6.根据权利要求1所述的制造方法，其中，在所述第一蚀刻步骤之前，形成第一光刻胶掩模，所述第一光刻...

【专利技术属性】
技术研发人员：尹率，宋彦松，彭明亮，高欢欢，景晓娟，李玲悦，冯雪莹，何晶，韩鑫淼，曹静静，
申请(专利权)人：北京燕东微电子科技有限公司，
类型：发明
国别省市：