多比特存内内积暨异或单元、异或向量及操作方法技术

多比特存内内积暨异或单元、异或向量及操作方法，包括N个并联的1FeFET1R结构、输入晶体管、第一反相器和第二反相器，N为大于1的自然数，所述1FeFET1R结构包括电连接的FeFET和电阻，每个1FeFET1R结构的电阻均与输入晶体管电连接，所述输入晶体管的栅极通过第一反相器与其中一个1FeFET1R结构中FeFET的栅极电连接，该1FeFET1R结构中FeFET的栅极通过第二反相器与另一个1FeFET1R结构中FeFET的栅极电连接。本发明专利技术首次提出基于非易失存储器件且同时支持多比特存内内积暨异或的单元及其向量，在搜索能耗、搜索延时以及面积三大指标上均表现更优。优。优。

【技术实现步骤摘要】
多比特存内内积暨异或单元、异或向量及操作方法


[0001]本专利技术涉及存储、计算、电路领域，具体涉及一种多比特存内内积暨异或单元、异或向量及操作方法。

技术介绍

[0002]在人工智能大量数据密集计算的背景下，各种二值神经网络(Binary Neural Networks，BNN)及超高维度向量计算(Hyperdimensional Computing，HDC)已经被证明可以高效地应用于不同实际场景如：物体追踪，声音识别，图像聚类等等。由于传统冯
‑
诺伊曼计算机架构计算单元与存储单元的分离会导致高延时和能耗，以存算一体架构替代传统冯
‑
诺伊曼计算机架构成为研究热点；由各种新型非易失器件所组成的存算一体单元能实现不同的逻辑运算，如单一个铁电晶体管即可实现二值向量之间“与”的逻辑运算。
[0003]然而，真实应用下，二值向量并不能满足数据密集的运算场景；多比特内积的运算单元可以更广泛应用于人工智能场景如卷积神经网络。基于传统SRAM的多比特存内多比特内积单元近年来被广泛提出，但其在延时、能耗、面积、可扩展性等仍存在诸多缺陷，并且基于新型非易失存储器件的多比特存内内积暨异或架构仍未被提出；同时，在实现多比特内积之于，实际场景如二值卷积神经网络仍然会需要实现异或功能，又如汉明码距离本身即为按位异或运算，因此，本专利技术提出同时适用于多比特向量内积以及异或功能的存算单元。

技术实现思路

[0004]本专利技术的目的在于提出一种多比特存内内积暨异或单元及其异或向量的技术方案，首次提出基于FeFET的实现方式，且能耗、搜索延时、面积等指标与现在仅有的工作相比有所提升。
[0005]为实现上述目的，本专利技术提供了如下方案：
[0006]一种多比特存内内积暨异或单元，包括N个并联的1FeFET1R结构、输入晶体管、第一反相器和第二反相器，N为大于1的自然数，所述1FeFET1R结构包括电连接的FeFET和电阻，每个1FeFET1R结构的电阻均与输入晶体管电连接，所述输入晶体管的栅极通过第一反相器与其中一个1FeFET1R结构中FeFET的栅极电连接，该1FeFET1R结构中FeFET的栅极通过第二反相器与另一个1FeFET1R结构中FeFET的栅极电连接。
[0007]进一步地，每个1FeFET1R结构中电阻的阻值不同，形成一连串输出电流为一系列二进制2
N
‑1,2
N
‑2,
…
,21,20存储单元。
[0008]进一步地，所述1FeFET1R结构中电阻与FeFET的漏极或源极电连接。
[0009]进一步地，所述输入晶体管工作于线性区，其将向量元素之权重映射为电压并输入于对应FeFET的栅极。
[0010]进一步地，所述第一反相器用于输入向量元素的互补值。
[0011]进一步地，所述第二反相器用于两对应FeFET存入互补值。
[0012]本专利技术还提供一种多比特存内内积暨异或向量，包括M个如上所述多比特存内内
积暨异或单元，该M个多比特存内内积暨异或单元并联。
[0013]本专利技术还提供一种如上所述多比特存内内积暨异或向量的操作方法，包括：
[0014]S1存储向量的每个向量元素先存入多比特存内内积暨异或单元，具体存入方法为：存入向量的每个向量元素为二进制，根据欲输入的向量元素二进制值，如果为
‘1’
，在对应的FeFET栅极输入高电压，使FeFET存入
‘1’
；如果为
‘0’
，则在对应的FeFET栅极输入低电压，使FeFET存入
‘0’
，同时，于另一异或1FeFET1R结构通过反相器存入
[0015]S2存入向量的向量元素存入多比特存内内积暨异或单元后，当查询向量来临时，同时进行以下操作：
[0016]S2.1查询向量的向量元素以电压的形式施加于多比特存内内积暨异或单元中的输入晶体管的栅极；同时，查询向量的向量元素通过第一反相器对应1FeFET1R结构；
[0017]S2.2对于实现多比特内积功能，每个FeFET的栅极同时输入高电压，利用FeFET本身即可实现“与”的特点，当存储值为
‘0’
时，输出为
‘0’
；当存储值为
‘1’
时，输出为
‘1’
；
[0018]S2.3对于实现多比特功能，两个反相器处于关断状态；对于实现异或功能，两个反相器接上电源，处于工作状态，且前N
‑
1个FeFET的栅极同时输入低电压，即存入
‘0’
。
[0019]本专利技术的有益效果如下：
[0020]本专利技术首次提出基于非易失存储器件且同时支持多比特存内内积暨异或的单元及其向量，在搜索能耗、搜索延时以及面积三大指标上均表现更优。
附图说明
[0021]图1是N＝4比特的多比特存内内积暨异或单元应用于余弦搜索架构示意图；
[0022]图2是本
技术实现思路
电路图，单个N＝4比特的多比特存内内积暨异或单元电路图；
[0023]图3(a)是N＝4比特下，单个多比特存内内积暨异或单元存储值由0000至1111的结果示意图；
[0024]图3(b)是N＝4比特下，单个多比特存内内积暨异或单元存储值由0000至1111经过100次蒙特卡洛的结果示意图；
[0025]图4(a)和(b)分别为N＝4/N＝6扩展示意图，其中分析了多比特存内内积暨异或单元的可扩展性，图4(b)展示了即使到N＝6，最坏情况只会有一比特运算无法区分；
[0026]图5是N＝4比特下，单个多比特存内内积暨异或单元内电阻值降低的结果示意图；
[0027]图6是基于图1下多比特存内内积暨异或单元应用示意图。
具体实施方式
[0028]下面结合附图和具体实施例对本专利技术作进一步详细说明。
[0029]请参阅图1
‑
6，一种多比特存内内积暨异或单元，包括N个并联的1FeFET1R结构1、输入晶体管2、第一反相器3和第二反相器4，N为大于1的自然数，所述1FeFET1R结构1包括FeFET100和电阻101，电阻101与FeFET100的漏极或源极电连接，每个1FeFET1R结构1的电阻101均与输入晶体管2电连接，所述输入晶体管2的栅极通过第一反相器3与其中一个1FeFET1R结构1中FeFET100的栅极电连接，该1FeFET1R结构1中FeFET100的栅极通过第二反相器4与另一个1FeFET1R结构1中FeFET100的栅极电连接。
[0030]其中，对于工作于比特存内内积模式，要形成N+1比特的内积单元，只需要对N比特
结构新增一1FeFET1R结构1，1FeFET1R结构1的电阻101需有2
N
倍或2
‑1倍的饱和漏源电流。因此，本专利技术中每个1FeFET1R结构1中电阻101的阻值不同，形成本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种多比特存内内积暨异或单元，其特征在于，包括N个并联的1FeFET1R结构、输入晶体管、第一反相器和第二反相器，N为大于1的自然数，所述1FeFET1R结构包括电连接的FeFET和电阻，每个1FeFET1R结构的电阻均与输入晶体管电连接，所述输入晶体管的栅极通过第一反相器与其中一个1FeFET1R结构中FeFET的栅极电连接，该1FeFET1R结构中FeFET的栅极通过第二反相器与另一个1FeFET1R结构中FeFET的栅极电连接。2.根据权利要求1所述的一种多比特存内内积暨异或单元，其特征在于，每个1FeFET1R结构中电阻的阻值不同，形成一连串输出电流为一系列二进制2
N
‑1,2
N
‑2,
…
,21,20存储单元。3.根据权利要求1所述的一种多比特存内内积暨异或单元，其特征在于，所述1FeFET1R结构中电阻与FeFET的漏极或源极电连接。4.根据权利要求1所述的一种多比特存内内积暨异或单元，其特征在于，所述输入晶体管工作于线性区，其将向量元素之权重映射为电压并输入于对应FeFET的栅极。5.根据权利要求1所述的一种多比特存内内积暨异或单元，其特征在于，所述第一反相器用于输入向量元素的互补值。6.根据权利要求1所述的一种多比特存内内积暨异或单元，其特征在于，所述第二反相器用于两对应FeFET存入互补值。7.一种多比特存内内积暨异或向量，其特征在于，包括M个如权利要求1
‑
6中任一所述多比特存内内积暨...

【专利技术属性】
技术研发人员：尹勋钊，刘哲恺，陈豪邦，卓成，
申请(专利权)人：浙江大学，
类型：发明
国别省市：