闪存、快闪存储单元及其操作方法技术

本发明专利技术公开了一种闪存、快闪存储单元及其操作方法。快闪存储单元包括整流元件以及晶体管。整流元件具有输入端耦接至位线。晶体管具有一电荷存储结构。晶体管具有第一端耦接至整流元件的输出端，晶体管具有第二端耦接至源极线，晶体管的控制端耦接至字线。晶体管的控制端耦接至字线。晶体管的控制端耦接至字线。

【技术实现步骤摘要】
闪存、快闪存储单元及其操作方法


[0001]本专利技术是有关于一种闪存、快闪存储单元及其操作方法，且特别是有关于一种具双端访问机制的闪存、快闪存储单元及其操作方法。

技术介绍

[0002]在习知的
中，或非门闪存(NOR Flash Memory)通过一个晶体管(1T)的方式来建构单一快闪存储单元。这样形式的快闪存储单元，无法提供过擦除(over erase)的动作，来使快闪存储单元的阈值电压可以为负电压。在这样的前提下，已知的
中的或非门闪存，在进行读取动作时，需要提供较高的字线电压来激活晶体管，并读取所存储的数据。因此，已知技术中，快闪存储单元的读取速度会受到限制，并需要较高的功率消耗。相对应的，在执行编程动作时，因需要将快闪存储单元的阈值电压提升至相对高的电压值，也需要更高的编程电压，同样会造成高功率消耗。并且，在漏电电流以及数据可靠度的问题上，也产生了负面的影响。

技术实现思路

[0003]本专利技术提供一种闪存及其快闪存储单元，可降低为选中存储单元的漏电现象，并可支持过度擦除以及0字线电压读取的功能。...

【技术保护点】

【技术特征摘要】
1.一种快闪存储单元，其中，包括：一整流元件，具有输入端耦接至一位线；以及一晶体管，具有一电荷存储结构，该晶体管具有第一端耦接至该整流元件的输出端，该晶体管具有第二端耦接至一源极线，该晶体管的控制端耦接至一字线。2.根据权利要求1所述的快闪存储单元，其中，该晶体管具有一浮动栅极，该浮动栅极用以形成该电荷存储结构。3.根据权利要求2所述的快闪存储单元，其中，该晶体管更具有一控制栅极，该控制栅极耦接至该字线并覆盖该浮动栅极。4.根据权利要求1所述的快闪存储单元，其中，该晶体管为栅极全环晶体管，并具有一氧化硅
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氮化硅
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氧化硅结构以作为该电荷存储结构。5.根据权利要求1所述的快闪存储单元，其中，该整流元件为一二极管，该二极管的阳极为该整流元件的输入端，该二极管的阴极为该整流元件的输出端。6.根据权利要求1所述的快闪存储单元，其中，该整流元件为后段工艺形成的选择器。7.根据权利要求4所述的快闪存储单元，其中，该晶体管还包括：一衬底，一第一掺杂区，耦接至该源极线；一多晶硅结构，设置在该第一掺杂区上；一氧化硅
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氮化硅
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氧化硅结构；一内存栅极，环绕该多晶硅结构并耦接至该字线，其中该氧化硅
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氮化硅
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氧化硅结构设置在该内存栅极与该多晶硅结构间；一第二掺杂区，设置在该多晶硅结构的上方；以及一第三掺杂区，设置在该第二掺杂区的上方，并耦接至该位线，其中，该第一掺杂区与该第二掺杂区具有相同的导电极性，该第二掺杂区与该第三掺杂区具有不同的导电极性。8.一种闪存，其中，包括：多个快闪存储单元，排列成一存储单元阵列，该存储单元阵列中具有多个存储单元行以及多个存储单元列；多条位线，分别耦接至该些存储单元列；多条字线，分别耦接至该些存储单元列；以及多条源极线，分别耦接至该些存储单元行；其中，各该快闪存储单元包括：一整流元件，具有输入端耦接至对应的位线；以及一晶体管，具有一电荷存储结构，该晶体管具有第一端耦接至该整流元件的输出端，该晶体管具有第二端耦接至对应的源极线，该晶体管的控制端耦接至对应的字线。9.根据权利要求8所述的闪存，其中，该晶体管具有一浮动...

【专利技术属性】
技术研发人员：李峯旻，曾柏皓，林榆瑄，李明修，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：