存储器单元和具有存储器单元的半导体存储器件制造技术

本发明专利技术提供了一种高度集成的存储器单元和包括该存储器单元的半导体存储器件。根据本发明专利技术，一种半导体存储器件包括：衬底；有源层，其与衬底间隔开，在与衬底平行的方向上延伸，并包括薄体沟道；位线，其在与衬底垂直的方向上延伸并连接至有源层的一侧；电容器，其连接至有源层的另一侧；以及第一字线和第二字线，其在与薄体沟道交叉的方向上延伸，薄体沟道插入在第一字线和第二字线之间，其中薄体沟道的厚度小于第一字线和第二字线的厚度。厚度小于第一字线和第二字线的厚度。厚度小于第一字线和第二字线的厚度。

【技术实现步骤摘要】
存储器单元和具有存储器单元的半导体存储器件
[0001]相关申请的交叉引用
[0002]本申请要求2021年2月1日提交的申请号为10
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2021
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0014052的韩国专利申请的优先权，其全部内容通过引用合并于此。


[0003]本公开涉及一种半导体存储器件，更具体而言，涉及一种存储器单元或包括该存储器单元的半导体存储器件。

技术介绍

[0004]二维半导体存储器件的集成度主要由单位存储器单元所占的面积来确定。因此，形成微观图案的技术水平极大地影响了集成度。二维半导体存储器件的集成度还在不断提高。然而，这种增加是有限的，因为精细图案需要非常昂贵的工具。因此，正在提出具有以三维方式布置的存储器单元的三维(3D)半导体存储器件。

技术实现思路

[0005]本公开的实施例提供了高度集成的存储器单元和包括该存储器单元的半导体存储器件。
[0006]根据本专利技术的一个实施例，一种半导体存储器件包括：衬底；有源层，其与所述衬底间隔开，在与所述衬底平行的方向上延伸，并包括薄体沟道；以及位线，其在与所述衬底垂直的方向上延伸并连接至所述有源层的一侧；电容器，其连接至所述有源层的另一侧；以及第一字线和第二字线，其在与所述薄体沟道交叉的方向上延伸，所述薄体沟道插入在所述第一字线与所述第二字线之间，其中所述薄体沟道的厚度小于(即，薄于) 所述第一字线和所述第二字线的厚度。
[0007]根据一个实施例，一种半导体存储器件包括：衬底和存储器单元阵列，所述存储器单元阵列包括沿着与衬底垂直的方向层叠的存储器单元，其中每个存储器单元包括：位线，其相对于所述衬底垂直取向；电容器，其与所述位线横向间隔开；有源层，其在所述位线与所述电容器之间横向取向；以及字线，其设置在所述有源层的上部并横向取向，以与所述有源层相交，其中所述有源层包括薄体沟道，所述薄体沟道的厚度小于所述字线的厚度。
[0008]根据一个实施例，一种半导体存储器件包括衬底和存储器单元的三维存储器单元阵列，所述三维存储器单元阵列设置在所述衬底上部上，其中，所述三维存储器单元阵列的每个存储器单元包括晶体管以及第一字线和第二字线，所述晶体管包括薄体沟道，所述薄体沟道取向为与所述衬底表面平行，所述第一字线和所述第二字线彼此相对，所述薄体沟道插入在所述第一字线与所述第二字线之间，所述薄体沟道的厚度薄于所述第一字线和所述第二字线的厚度。
[0009]本公开包括包含薄体沟道的垂直层叠的有源层。因此，可以通过改善浮体效应 (floating body effect，FBE)来改善刷新特性。
附图说明
[0010]图1是根据本专利技术实施例的半导体存储器件的单位存储器单元的示意性立体图。
[0011]图2A是沿着图1的线A1
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A1
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截取的半导体存储器件的截面图。
[0012]图2B是晶体管TR的放大图。
[0013]图2C是晶体管TR
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的修改示例。
[0014]图3A是根据本专利技术实施例的半导体存储器件的示意性立体图。
[0015]图3B是根据本专利技术实施例的半导体存储器件的布局图。
[0016]图3C是沿着图3B的线A11
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A11
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截取的半导体存储器件的截面图。
[0017]图4是根据本专利技术实施例的半导体存储器件的存储器单元阵列的示意性截面图。
[0018]图5A是根据本专利技术实施例的半导体存储器件的单位存储器单元的示意性立体图。
[0019]图5B是沿着图5A的线A2
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A2
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截取的半导体存储器件的截面图。
[0020]图5C是晶体管的放大图。
[0021]图5D是图4的晶体管TR10的修改示例。
[0022]图6A是根据本专利技术实施例的半导体存储器件的单位存储器单元的示意性立体图。
[0023]图6B是沿着图6A的线A3
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A3
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截取的半导体存储器件的截面图。
[0024]图6C是晶体管的放大图。
[0025]图6D是图6C的晶体管TR20的修改示例。
[0026]图7A是根据本专利技术实施例的半导体存储器件的单位存储器单元的示意性立体图。
[0027]图7B是沿着图7的线A4
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A4
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截取的截面图。
[0028]图8A是根据本专利技术实施例的半导体存储器件的单位存储器单元的示意性立体图。
[0029]图8B是沿着图8A的线A5
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A5
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截取的半导体存储器件的截面图。
[0030]图8C是晶体管的放大图。
[0031]图8D是晶体管TR40的修改示例。
[0032]图9是根据本专利技术实施例的半导体存储器件的示意性立体图。
[0033]图10A是根据本专利技术实施例的半导体存储器件的单位存储器单元的示意性立体图。
[0034]图10B是沿着图10A的线A6
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A6
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截取的半导体存储器件的截面图。
[0035]图10C是晶体管的放大图。
[0036]图11A是根据本专利技术实施例的半导体存储器件的单位存储器单元的示意性立体图。
[0037]图11B是沿着图11A的线A7
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A7
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截取的半导体存储器件的截面图。
[0038]图11C是晶体管的放大图。
具体实施方式
[0039]本文描述的各种实施例将参考截面图、平面图和框图来描述，它们是本专利技术的理想示意图。因此，可以通过制造技术和/或公差来修改附图的结构。本专利技术的实施例不限于附图中所示的具体结构，而是包括根据制造工艺可以产生的结构的任何变化。另外，附图中所示的任何区域和区域形状都具有示意图，旨在说明各个元件的区域结构的具体示例，并非旨在限制本专利技术的范围。
[0040]在下文描述的实施例可以通过垂直地层叠存储器单元来增加存储器单元密度，并降低寄生电容。
[0041]图1是根据本专利技术实施例的半导体存储器件的单位存储器单元的示意性立体图。图 2A是沿着图1的线A1
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A1
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截取的半导体存储器件的截面图。图2B是晶体管TR的放大图。
[0042]参见图1、图2A和图2B，根据本专利技术实施例的3D半导体存储器件的单位存储器单元MC可以包括：位线BL、晶体管TR和电容器CAP。晶体管TR可以包括：有源层ACT、栅电介质层GD和双字线DWL。电容器CAP可以包括存储节点SN、电介质层DE和板式节点PN。位线BL可以具有在第一方向D1上延伸的柱形。有源层ACT可以具有在与第一方向D1相交的第二方向D2上延伸的条形。双字线DWL可以具有在与第一方向D1和第二方向D2相交的第三方向D3上延伸的线形。电容器CAP的本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体存储器件，包括：衬底；有源层，其与所述衬底间隔开，在与所述衬底平行的方向上延伸，并包括薄体沟道；位线，其在与所述衬底垂直的方向上延伸并连接至所述有源层的一侧；电容器，其连接至所述有源层的另一侧；以及第一字线和第二字线，其在与所述薄体沟道交叉的方向上延伸，所述薄体沟道插入在所述第一字线与所述第二字线之间，其中，所述薄体沟道的厚度小于所述第一字线和所述第二字线的厚度。2.根据权利要求1所述的半导体存储器件，其中，所述有源层还包括连接至所述位线的第一源极/漏极区和连接至所述电容器的第二源极/漏极区，以及所述第一源极/漏极区和所述第二源极/漏极区位于所述薄体沟道的两侧。3.根据权利要求2所述的半导体存储器件，其中，所述薄体沟道的厚度小于所述第一源极/漏极区和所述第二源极/漏极区的厚度。4.根据权利要求2所述的半导体存储器件，其中所述薄体沟道的厚度小于所述第一源极/漏极区的厚度，以及所述薄体沟道的厚度等于所述第二源极/漏极区的厚度。5.根据权利要求2所述的半导体存储器件，其中所述薄体沟道的厚度小于所述第二源极/漏极区的厚度，以及所述薄体沟道的厚度等于所述第一源极/漏极区的厚度。6.根据权利要求1所述的半导体存储器件，其中，所述薄体沟道包括半导体材料或氧化物半导体材料。7.根据权利要求1所述的半导体存储器件，其中，所述薄体沟道包括硅、锗、硅
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锗或铟镓锌氧化物。8.根据权利要求1所述的半导体存储器件，还包括字线焊盘，所述字线焊盘互连所述第一字线和所述第二字线。9.根据权利要求1所述的半导体存储器件，其中，所述第一字线和所述第二字线的边缘部分沿着与所述衬底垂直的方向具有阶梯形状。10.根据权利要求1所述的半导体存储器件，还包括：位线接触节点，其设置在所述有源层的一侧与所述位线之间；位线侧欧姆接触，其设置在所述位线接触节点与所述位线之间；存储接触节点，其设置在所述有源层的另一侧与所述电容器之间；以及存储节点侧欧姆接触，其设置在所述存储接触节点与所述电容器之间。11.根据权利要求10所述的半导体存储器件，其中，所述位线接触节点和所述存储接触节点中的每一个都包括多晶硅。12.根据权利要求10所述的半导体存储器件，其中，所述位线侧欧姆接触和所述存储节点侧欧姆接触中的每一个都...

【专利技术属性】
技术研发人员：金承焕，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：