半导体存储器结构及其形成方法技术

一种半导体存储器结构及其形成方法，所述半导体存储器结构包含半导体衬底，半导体衬底包含主动区和截断区，此半导体存储器结构还包含设置于截断区中的隔离结构、至少延伸通过截断区中的隔离结构的第一栅极结构、以及至少延伸通过主动区的第二栅极结构，此半导体存储器结构还包含设置于主动区中的掺杂区，掺杂区与第一栅极结构之间的距离小于掺杂区与第二栅极结构之间的距离。极结构之间的距离。极结构之间的距离。

【技术实现步骤摘要】
半导体存储器结构及其形成方法


[0001]本申请有关于一种半导体存储器结构及其形成方法，且特别是有关于动态随机存取存储器。

技术介绍

[0002]动态随机存取存储器(Dynamic Random Access Memory，DRAM)装置广泛地应用于消费性电子产品中。为了增加动态随机存取存储器装置内的元件密度以及改善其整体表现，目前动态随机存取存储器装置的制造技术持续朝向元件尺寸的微缩化而努力。然而，当元件尺寸持续缩小时，许多挑战随之而生。例如，改善源极/漏极接面漏电流(junction leakage)。因此，业界仍需要改进动态随机存取存储器装置的制造方法，以克服元件尺寸缩小所产生的问题。

技术实现思路

[0003]本专利技术实施例提供半导体存储器结构。此半导体存储器结构包含半导体衬底，半导体衬底包含主动区和截断区。此半导体存储器结构还包含设置于截断区中的隔离结构、至少延伸通过截断区中的隔离结构的第一栅极结构、以及至少延伸通过主动区的第二栅极结构。此半导体存储器结构还包含设置于主动区中掺杂区，掺杂区与第一栅极结构之间的距离小于掺杂区与第二栅极结构之间的距离。
[0004]本专利技术实施例提供半导体存储器结构的形成方法，此方法包含提供半导体衬底，半导体衬底包括截断区和主动区。此方法还包含形成第一沟槽通过截断区且形成第二沟槽通过主动区、以及形成图案化遮罩层覆盖第二沟槽通过主动区的一部分，图案化遮罩层具有开口暴露出第一沟槽通过截断区的一部分。此方法还包含使用图案化遮罩层进行离子植入工艺，以形成掺杂区于主动区中、以及形成第一栅极结构于第一沟槽中且形成第二栅极结构于第二沟槽中。
附图说明
[0005]为了让本专利技术的特征和优点能更明显易懂，下文特举不同实施例，并配合所附图式作详细说明如下：
[0006]图1A至图1K是根据本专利技术的一些实施例，显示形成半导体存储器结构在不同阶段的平面示意图；
[0007]图1A
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1至图1K
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1以及图1A
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2至图1K
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2是根据本专利技术的一些实施例，显示形成半导体存储器结构在不同阶段的剖面示意图；
[0008]图1K
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3是图1K
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2的放大示意图，以说明半导体存储器结构的额外细节。
[0009][符号说明][0010]102:半导体衬底
[0011]104:主动区
[0012]106:隔离区
[0013]108:截断区
[0014]110:隔离结构
[0015]112:衬层
[0016]114:绝缘材料
[0017]116:介电层
[0018]118:图案化遮罩层
[0019]120:开口图案
[0020]122:沟槽
[0021]124:填充材料
[0022]126:图案化遮罩层
[0023]128:开口图案
[0024]130:部分
[0025]132:掺杂物
[0026]134:掺杂区
[0027]136:栅极介电层
[0028]138:栅极衬层
[0029]140:栅极电极层
[0030]142:栅极结构
[0031]142A:栅极结构142通过主动区104的部分
[0032]142C:栅极结构142通过截断区108中的隔离结构110的部分
[0033]144:凹陷
[0034]146:盖层
[0035]148:源极/漏极区
[0036]150:源极/漏极区
[0037]152:接触插塞
[0038]154:位线
[0039]158:介电结构
[0040]160:接触插塞
[0041]160L:接触插塞160的下部
[0042]160U:接触插塞160的上部
[0043]D1:第一方向
[0044]D2:第二方向
[0045]D3:第三方向
[0046]A1:尺寸
[0047]A2:尺寸
[0048]A3:距离
[0049]A4:距离
[0050]A5:深度
[0051]A6:深度
具体实施方式
[0052]以下参照本专利技术实施例的图式以更全面地阐述本申请。然而，本申请亦可以各种不同的实施方式实现，而不应限于本文中所述的实施例。图式中的层与区域的厚度可能会为了清楚起见而放大，并且在各图式中相同或相似的参考号码表示相同或相似的元件。
[0053]图1A至图1K是根据本专利技术的一些实施例，显示形成半导体存储器结构在不同阶段的平面示意图。为了易于说明，图1A至图1K标示参考方向，其中第一方向D1是通道延伸方向，第二方向D2是字线延伸方向(或栅极延伸方向)，第三方向D3是位线延伸方向。第一方向D1与第二方向D2之间夹一锐角，其范围例如在约10度至约80度。第二方向D2大致垂直于第三方向D3。
[0054]图1A至图1K也标示参考剖面，剖面A
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A是平行于主动区的轴向(即第一方向D1)且通过主动区的面，剖面B
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B是平行于栅极结构的轴向(即第二方向D2)且通过栅极结构的面。
[0055]图1A
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1至图1K
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1显示沿着图1A至图1K的剖面A
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A撷取的半导体存储器结构的剖面示意图。图1A
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2至图1K
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2显示沿着图1A至图1K的剖面B
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B撷取的半导体存储器结构的剖面示意图。
[0056]提供半导体存储器结构100，半导体存储器结构100包含半导体衬底102，如图1A、图1A
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1和图1A
‑
2所示。半导体衬底102包含主动区104、隔离区106、以及截断区(chop region)108。主动区104是沿着第一方向D1延伸的半导体区块，并且每一个主动区104被两个隔离区106以及两个截断区108所定义。隔离结构110形成于半导体衬底102的隔离区106和截断区108中，从而围绕且电性隔离这些主动区104。
[0057]隔离区106沿着第一方向D1延伸，并且在第二方向D2上间隔排列，从而将半导体衬底102划分出多个半导体长条(未显示)。截断区108(其以虚线表示)对应于半导体长条设置，且将半导体长条截断成多个主动区104。在第二方向D2上，相邻的截断区108可以是错位或不重叠的。
[0058]在一些实施例中，半导体衬底102是元素半导体衬底，例如硅衬底、或锗衬底；或化合物半导体衬底，例如碳化硅衬底、或砷化镓衬底。在一些实施例中，半导体衬底102可以是绝缘体上的半导体(semiconductor
‑
on
‑
insulator，SOI)衬底。
[0059]本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体存储器结构，其特征在于，包括：一半导体衬底，包括一主动区和一截断区；一隔离结构，设置于所述截断区中；一第一栅极结构，至少延伸通过所述截断区中的所述隔离结构；一第二栅极结构，至少延伸通过所述主动区；以及一掺杂区，设置于所述主动区中，其中所述掺杂区与所述第一栅极结构之间的一第一距离小于所述掺杂区与所述第二栅极结构之间的一第二距离。2.根据权利要求1所述的半导体存储器结构，其特征在于，还包括：一源极/漏极区，设置于所述主动区中且介于所述第二栅极结构与所述隔离结构之间，其中所述掺杂区介于所述源极/漏极区于所述隔离结构之间。3.根据权利要求2所述的半导体存储器结构，其特征在于，所述掺杂区具有一第一导电型态，且所述源极/漏极区具有与所述第一导电型态相反的一第二导电型态。4.根据权利要求2所述的半导体存储器结构，其特征在于，所述掺杂区的底面低于所述源极/漏极区的底面。5.根据权利要求2所述的半导体存储器结构，其特征在于，还包括：一接触插塞，设置于所述源极/漏极区和所述掺杂区上。6.根据权利要求2所述的半导体存储器结构，其特征在于，所述源极/漏极区的掺杂浓度大于所述掺杂区的掺杂浓度。7.根据权利要求1所述的半导体存储器结构，其特征在于，所述隔离结构包括：一衬层以及设置于所述衬层之上的一绝缘材料，其中所述隔离结构的所述衬层介于所述第一栅极结构与所述掺杂区之间，其中所述半导体存储器结构还包括：一盖层，设置于所述第一栅极结构之上，其中所述隔离结构的所述衬层介于所述盖层与所述掺杂区之间。8.根据权利要...

【专利技术属性】
技术研发人员：王喻柏，简毅豪，刘祥伯，
申请(专利权)人：华邦电子股份有限公司，
类型：发明
国别省市：