半导体存储装置制造方法及图纸

半导体存储装置，包括阵列区以及围绕着阵列区的周围区。阵列区包括多个有源区以及位于有源区之间的第一绝缘层。周围区包括周围结构、围绕着周围结构的第二绝缘层，以及围绕着第二绝缘层的第三绝缘层。至少一埋入式字线，延伸穿过阵列区及周围区，其中埋入式字线切过第二绝缘层的部分包括颈部轮廓，为埋入式字线沿线的最高电阻值处。当半导体存储装置包括多条埋入式字线，本发明专利技术可使埋入式字线之间具有较一致的电阻值及信号延迟时间。较一致的电阻值及信号延迟时间。较一致的电阻值及信号延迟时间。

Semiconductor memory device

【技术实现步骤摘要】
半导体存储装置


[0001]本专利技术涉及一种半导体存储装置，特别涉及一种包括埋入式字线的半导体存储装置。

技术介绍

[0002]动态随机存取存储器(dynamic random access memory，DRAM)属于一种挥发性存储器，包含由多个存储单元(memory cell)构成的阵列区(array area)以及由控制电路构成的周边区(peripheral area)。各个存储单元是由一个晶体管(transistor)以及与所述晶体管电连接的一个电容(capacitor)构成，由所述晶体管控制所述电容中的电荷的存储或释放，来达到存储资料的目的。控制电路通过横跨阵列区并且与各个存储单元电连接的字线(word line，WL)与位线(bit line，BL)，可定址至各个存储单元来控制各个存储单元的资料的存取。
[0003]先进技术中，存储单元的结构已朝向三维(three
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dimensional)发展，例如埋入式字线(buried word line)架构已被广泛应用，以缩小存储单元的尺寸而制作出具备更高集密度的芯片。如何减少埋入式字线之间的电阻值差异以获得较一致的信号延迟时间，仍为本领域研究的课题。

技术实现思路

[0004]本专利技术提供了一种半导体存储装置，其埋入式字线在靠近周围区外缘的部分包括一颈部轮廓，为所述埋入式字线之最窄线宽的部分。本专利技术将埋入式字线的最窄线宽的部分控制在靠近周围区外缘，可使埋入式字线之间具有较一致的电阻值及信号延迟时间，获得较优化的效能。
[0005]根据本专利技术一实施例的半导体存储装置，包括一阵列区，以及围绕着所述阵列区的一周围区。所述阵列区包括多个有源区，以及位于所述多个有源区之间的一第一绝缘层。所述周围区包括一周围结构、围绕所述周围结构的一第二绝缘层，以及围绕所述第二绝缘层的一第三绝缘层。至少一埋入式字线，延伸穿过所述阵列区及所述周围区，其中所述埋入式字线切过所述第二绝缘层的部分包括一颈部轮廓。
附图说明
[0006]所附图示提供对于此实施例更深入的了解，并纳入此说明书成为其中一部分。这些图示与描述，用来说明一些实施例的原理。须注意的是所有图示均为示意图，以说明和制图方便为目的，相对尺寸及比例都经过调整。相同的符号在不同的实施例中代表相对应或类似的特征。
[0007]图1所绘示为本专利技术一实施例之半导体存储装置的俯视示意图。
[0008]图2所绘示为图1之半导体存储装置的部分放大俯视示意图。
[0009]图3所绘示为沿着图2之切线I
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I
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切过其中一埋入式字线的剖面示意图。
[0010]图4所绘示为本专利技术另一实施例之半导体存储装置的部分放大俯视示意图。
[0011]其中，附图标记说明如下：
[0012]10衬底
[0013]12有源区
[0014]14第一绝缘层
[0015]14a第一部分
[0016]14b第二部分
[0017]16周围结构
[0018]16a内侧边缘
[0019]16b外侧边缘
[0020]18第二绝缘层
[0021]20第三绝缘层
[0022]20a顶面
[0023]25字线沟槽
[0024]25a下部
[0025]25b上部
[0026]30埋入式字线
[0027]32颈部轮廓
[0028]34绝缘盖层
[0029]34a顶面
[0030]40层间电介质层
[0031]CT字线接触插塞
[0032]D1方向
[0033]D2方向
[0034]D3方向
[0035]R1阵列区
[0036]R2周围区
[0037]T1第一厚度
[0038]T2第二厚度
[0039]T3第三厚度
[0040]T4第四厚度
[0041]T5第五厚度
[0042]W1第一线宽
[0043]W2第二线宽
[0044]W3第三线宽
[0045]W4第四线宽
[0046]W5第五线宽
[0047]I
‑
I
’
切线
具体实施方式
[0048]为使熟习本专利技术所属
之一般技艺者能更进一步了解本专利技术，下文特列举本专利技术之较佳实施例，并配合所附图示，详细说明本专利技术的构成内容及所欲达成之功效。须知悉的是，以下所举实施例可以在不脱离本专利技术的精神下，将数个不同实施例中的特征进行替换、重组、混合以完成其他实施例。
[0049]请参考图1、图2和图3。图1为本专利技术一实施例之半导体存储装置的俯视示意图，图2为图1之半导体存储装置的虚线标示部分的放大俯视示意图。图3为沿着图2之切线I
‑
I
’
(沿着方向D1延伸的切线)切过其中一埋入式字线的剖面示意图。为了简化图示，图3示出的层间电介质层40和绝缘盖层34并未绘示于图2中。此外，半导体存储装置的其他部件例如位线(bit line)、存储节点接触(storage node contact)、存储节点接触垫(storage node contact pad)和电容(capacitor)等结构应为本领域所习知，本文并未对这些结构进行描述，以简化说明。
[0050]如图1所示，半导体存储装置包括衬底10，其包括一阵列区R1以及周围区R2。细部放大来看，如图2和图3所示，阵列区R1包括多个互相平行的有源区12，以及位于有源区12之间的第一绝缘层14(第一部分14a)。有源区12分别沿着方向D3延伸，并且沿着方向D2和方向D1排列成阵列。方向D1和方向D2互相垂直，方向D3不同于方向D1或方向D2。根据本专利技术一实施例，方向D3与方向D2之间可包括介于30度至75度之间的夹角。
[0051]周围区R2围绕着阵列区R1，由内侧(靠近阵列区R1)往外侧(远离阵列区R1)依序可包括周围结构16、第一绝缘层14(第二部分14b)、第二绝缘层18以及第三绝缘层20。根据本专利技术一实施例，部分有源区12可连接在周围结构16的内侧边缘16a上。第一绝缘层14(第二部分14b)和第二绝缘层18沿着周围结构16的外侧边缘16b围绕，且周围结构16与第二绝缘层18之间由第一绝缘层14区隔开，不直接接触。在一些实施例中，如图2所示，周围结构16的外侧边缘16b可包括波浪状轮廓，因此第一绝缘层14(第二部分14b)和第二绝缘层18也随之具有波浪状轮廓。第三绝缘层20围绕着第二绝缘层18，且第三绝缘层20与第一绝缘层14(第二部分14b)之间由第二绝缘层18区隔开，不直接接触。
[0052]多条埋入式字线30，分别沿着方向D1延伸穿过阵列区R1及周围区R2，并且沿着方向D2平行排列。绝缘盖层34设置在埋入式字线30的正上方，且与埋入式字线30沿着相同方向延伸，一起切过有源区12、第一绝缘层14本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体存储装置，其特征在于，包括：一阵列区，包括多个有源区，以及一第一绝缘层位于所述多个有源区之间；围绕所述阵列区的一周围区，包括：一周围结构；一第二绝缘层，围绕所述周围结构；以及一第三绝缘层，围绕所述第二绝缘层；以及至少一埋入式字线，延伸穿过所述阵列区及所述周围区，其中所述埋入式字线切过所述第二绝缘层的部分包括一颈部轮廓。2.根据权利要求1所述的半导体存储装置，其特征在于，所述埋入式字线切过所述多个有源区的部分包括一第一线宽，所述埋入式字线切过所述周围结构的部分包括一第二线宽，所述埋入式字线切过所述第二绝缘层的部分包括一第三线宽，其中，所述第三线宽小于所述第一线宽和所述第二线宽。3.根据权利要求2所述的半导体存储装置，其特征在于，所述第一线宽等于所述第二线宽。4.根据权利要求2所述的半导体存储装置，其特征在于，所述埋入式字线切过所述第一绝缘层的部分包括一第四线宽，所述埋入式字线切过所述第三绝缘层的部分包括一第五线宽，其中，所述第四线宽和所述第五线宽大于或等于所述第一线宽和所述第二线宽。5.根据权利要求4所述的半导体存储装置，其特征在于，所述第四线宽等于所述第五线宽。6.根据权利要求1所述的半导体存储装置，其特征在于，所述第一绝缘层还位于所述周围结构及所述第二绝缘层之间并围绕所述周围结构，其中，所述周围结构和所述第二绝缘层由所述第一绝缘层区隔开，...

【专利技术属性】
技术研发人员：张钦福，童宇诚，
申请(专利权)人：福建省晋华集成电路有限公司，
类型：发明
国别省市：