半导体结构及其制作方法技术

本发明专利技术实施例提出了一种半导体结构及其制作方法；半导体结构包括：至少一个晶体管，晶体管包括：沟道区，位于半导体层中；栅极，至少位于沟道区的一侧；源极区，位于沟道区的第一端；漏极区，位于沟道区的第二端；第一端和第二端分别为沟道区在第一方向上相对的两端，第一方向为半导体层厚度的方向；源极区和漏极区中的至少一个包含第一层区和第二层区，源极区和漏极区均含有第三层区；第一层区位于靠近沟道区的一侧；第三层区位于远离沟道区的一侧；第二层区位于第一层区与第三层区之间；第二层区的掺杂类型与第一层区、第三层区的掺杂类型均不同，或者第二层区为本征非掺杂区。本发明专利技术实施例可以减小晶体管的寄生电容，提高晶体管的响应速度。响应速度。响应速度。

Semiconductor structure and its manufacturing method

【技术实现步骤摘要】
半导体结构及其制作方法


[0001]本申请涉及半导体
，涉及但不限于一种半导体结构及其制作方法。

技术介绍

[0002]半导体结构中的晶体管在电子设备中被广泛地用作开关器件或驱动装置。例如，晶体管可以用于动态随机存储器(Dynamic Random Access Memory，DRAM)中，用于控制每一存储单元。可以理解的是，动态随机存取存储器的基本存储单元结构由一个晶体管和一个存储电容组成，其主要的作用原理是利用电容内存储电荷的多寡来代表一个二进制比特(bit)是l还是0。
[0003]然而，现有的晶体管还存在诸多问题亟待改善。

技术实现思路

[0004]为解决相关技术问题中的一个或多个，本专利技术实施例提出了一种半导体结构及其制作方法。
[0005]本专利技术实施例提供了一种半导体结构，包括：至少一个晶体管，所述晶体管包括：沟道区，位于半导体层中；
[0006]栅极，至少位于所述沟道区的一侧；
[0007]源极区，位于所述沟道区的第一端；
[0008]漏极区，位于所述沟道区的第二端；其中，所述第一端和所述第二端分别为所述沟道区在第一方向上相对的两端，所述第一方向为所述半导体层厚度的方向；
[0009]所述源极区和所述漏极区中的至少一个包含第一层区和第二层区，所述源极区和所述漏极区均含有第三层区；所述第一层区位于靠近所述沟道区的一侧；所述第三层区位于远离所述沟道区的一侧；所述第二层区位于所述第一层区与所述第三层区之间；
[0010]其中，所述第二层区的掺杂类型与所述第一层区、第三层区的掺杂类型均不同，或者所述第二层区为本征非掺杂区。
[0011]上述方案中，所述第一层区以及所述第三层区的掺杂类型均为N型掺杂；
[0012]所述第二层区的掺杂类型为P型掺杂。
[0013]上述方案中，所述第三层区的最大掺杂浓度大于所述第一层区的最大掺杂浓度；所述第一层区的最大掺杂浓度大于或等于所述第二层区的最大掺杂浓度。
[0014]上述方案中，所述栅极沿第二方向的投影与所述第二层区沿所述第二方向的投影不完全重叠；所述第二方向与所述第一方向垂直，且由所述栅极指向所述沟道区。
[0015]上述方案中，所述栅极沿第二方向的投影与所述第二层区沿所述第二方向的投影不重叠。
[0016]上述方案中，所述第二层区的材料与所述半导体层的材料均包括单晶硅或多晶硅。
[0017]上述方案中，所述第二层区的材料包括锗化硅、多晶硅或锗化硅与多晶硅的复合
材料；所述半导体层的材料包括单晶硅。
[0018]上述方案中，所述至少一个晶体管包括并列设置且被绝缘层间隔的第一晶体管和第二晶体管；
[0019]所述第一晶体管的栅极位于所述第一晶体管的两侧中远离所述绝缘层的一侧；所述第二晶体管的栅极位于所述第二晶体管的两侧中远离所述绝缘层的一侧。
[0020]上述方案中，所述晶体管的类型包括以下之一：
[0021]柱型栅极晶体管；
[0022]半环绕型栅极晶体管；
[0023]全环绕型栅极晶体管。
[0024]本专利技术实施例中还提供了一种半导体结构，包括：
[0025]存储器单元阵列；所述存储器单元阵列中的每一个存储器单元包括在第一方向上延伸的晶体管和耦合到所述晶体管的存储单元，其中，所述晶体管包括在所述第一方向上延伸的半导体主体、以及与所述半导体主体的至少一个侧面接触的栅极；
[0026]多条位线；所述多条位线耦合到所述存储器单元并且在垂直于所述第一方向的第二方向上延伸，所述位线中的相应一条位线和相应存储单元在所述第一方向上耦合到所述存储器单元中的每一个存储器单元的相对端部；
[0027]其中，所述半导体主体包括：
[0028]沟道区，位于半导体层中；
[0029]源极区，位于所述沟道区的第一端；
[0030]漏极区，位于所述沟道区的第二端；其中，所述第一端和所述第二端分别为所述沟道区在第一方向上相对的两端，所述第一方向为所述半导体层厚度的方向；
[0031]所述源极区和所述漏极区中的至少一个包含第一层区和第二层区，所述源极区和所述漏极区均含有第三层区；所述第一层区位于靠近所述沟道区的一侧；所述第三层区位于远离所述沟道区的一侧；所述第二层区位于所述第一层区与所述第三层区之间；
[0032]其中，所述第二层区的掺杂类型与所述第一层区、第三层区的掺杂类型均不同，或者所述第二层区为本征非掺杂区。
[0033]上述方案中，所述第三层区以及第一层区的掺杂类型均为N型掺杂；
[0034]所述第二层区的掺杂类型为P型掺杂。
[0035]上述方案中，所述第三层区的最大掺杂浓度大于所述第一层区的最大掺杂浓度；所述第一层区的最大掺杂浓度大于或等于所述第二层区的最大掺杂浓度。
[0036]上述方案中，所述晶体管的所述源极区和所述漏极区中的一个耦合到相应存储器单元中的所述存储单元。
[0037]上述方案中，所述晶体管的所述源极区和所述漏极区中的另一个耦合到相应位线。
[0038]上述方案中，所述半导体结构包括：动态随机存取存储器、铁电存储器、相变存储器、磁变存储器或者阻变存储器。
[0039]上述方案中，所述半导体结构包括动态随机存取存储器，所述存储单元包括存储电容；
[0040]所述存储电容的一端与所述晶体管的源极区的第三层区耦合；
[0041]所述位线与所述晶体管的漏极区的第三层区耦合。
[0042]本专利技术实施例中又提供了一种半导体结构的制作方法，
[0043]形成存储器单元阵列；所述存储器单元阵列中的每一个存储器单元包括在第一方向上延伸的晶体管和耦合到所述晶体管的存储单元；
[0044]形成多条位线；所述多条位线耦合到所述存储器单元并且在垂直于所述第一方向的第二方向上延伸，所述位线中的相应一条位线和相应存储单元在所述第一方向上耦合到所述存储器单元中的每一个存储器单元的相对端部；
[0045]所述晶体管的制作方法包括：
[0046]提供半导体层，所述半导体层中具有至少一个有源柱；
[0047]在所述有源柱的第一端形成源极区；
[0048]在所述有源柱的至少一侧形成栅极；
[0049]在所述有源柱的第二端形成漏极区；其中，所述第一端和所述第二端分别为所述有源柱在第一方向上相对的两端，所述第一方向为所述半导体层的厚度方向；所述源极区与所述漏极区之间的有源柱构成所述晶体管的沟道区；
[0050]所述源极区和所述漏极区中的至少一个包含第一层区和第二层区，所述源极区和所述漏极区均含有第三层区；所述第一层区位于靠近所述沟道区的一侧；所述第三层区位于远离所述沟道区的一侧；所述第二层区位于所述第一层区与所述第三层区之间；
[0051]其中，所述第二层区的掺杂类型与所述第一层区、第三层区的掺杂类型均不同，或者所述第二层区为本征非掺杂区。...

【技术保护点】

【技术特征摘要】
1.一种半导体结构，其特征在于，包括：至少一个晶体管，所述晶体管包括：沟道区，位于半导体层中；栅极，至少位于所述沟道区的一侧；源极区，位于所述沟道区的第一端；漏极区，位于所述沟道区的第二端；其中，所述第一端和所述第二端分别为所述沟道区在第一方向上相对的两端，所述第一方向为所述半导体层厚度的方向；所述源极区和所述漏极区中的至少一个包含第一层区和第二层区，所述源极区和所述漏极区均含有第三层区；所述第一层区位于靠近所述沟道区的一侧；所述第三层区位于远离所述沟道区的一侧；所述第二层区位于所述第一层区与所述第三层区之间；其中，所述第二层区的掺杂类型与所述第一层区、第三层区的掺杂类型均不同，或者所述第二层区为本征非掺杂区。2.根据权利要求1所述的半导体结构，其特征在于，所述第一层区以及所述第三层区的掺杂类型均为N型掺杂；所述第二层区的掺杂类型为P型掺杂。3.根据权利要求1所述的半导体结构，其特征在于，所述第三层区的最大掺杂浓度大于所述第一层区的最大掺杂浓度；所述第一层区的最大掺杂浓度大于或等于所述第二层区的最大掺杂浓度。4.根据权利要求1所述的半导体结构，其特征在于，所述栅极沿第二方向的投影与所述第二层区沿所述第二方向的投影不完全重叠；所述第二方向与所述第一方向垂直，且由所述栅极指向所述沟道区。5.根据权利要求4所述的半导体结构，其特征在于，所述栅极沿第二方向的投影与所述第二层区沿所述第二方向的投影不重叠。6.根据权利要求1所述的半导体结构，其特征在于，所述第二层区的材料与所述半导体层的材料均包括单晶硅或多晶硅。7.根据权利要求1所述的半导体结构，其特征在于，所述第二层区的材料包括锗化硅、多晶硅或锗化硅与多晶硅的复合材料；所述半导体层的材料包括单晶硅。8.根据权利要求1所述的半导体结构，其特征在于，所述至少一个晶体管包括并列设置且被绝缘层间隔的第一晶体管和第二晶体管；所述第一晶体管的栅极位于所述第一晶体管的两侧中远离所述绝缘层的一侧；所述第二晶体管的栅极位于所述第二晶体管的两侧中远离所述绝缘层的一侧。9.根据权利要求1所述的半导体结构，其特征在于，所述晶体管的类型包括以下之一：柱型栅极晶体管；半环绕型栅极晶体管；全环绕型栅极晶体管。10.一种半导体结构，其特征在于，包括：存储器单元阵列；所述存储器单元阵列中的每一个存储器单元包括在第一方向上延伸的晶体管和耦合到所述晶体管的存储单元，其中，所述晶体管包括在所述第一方向上延伸的半导体主体、以及与所述半导体主体的至少一个侧面接触的栅极；多条位线；所述多条位线耦合到所述存储器单元并且在垂直于所述第一方向的第二方
向上延伸，所述位线中的相应一条位线和相应存储单元在所述第一方向上耦合到所述存储器单元中的每一个存储器单元的相对端部；其中，所述半导体主体包括：沟道区，位于半导体层中；源极区，位于所述沟道区的第一端；漏极区，位于所述沟道区的第二端；其中，所述第一端和所述第二端分别为所述沟道区在第一方向上相对的两端，所述第一方向为所述半导体层厚度的方向；所述源极区和所述漏极区中的至少一个包含第一层区和第二层区，所述源极区和所述漏极区均含有第三层区；所述第一层区位于靠近所述沟道区的一侧；所述第三层区位于远离所述沟道区的一侧；所述第二层区位于所述第一层区与所述第三层区之间；其中，所述第二层区的掺杂类型与所述第一层区、第三层区的掺杂类型均不同，或者所述第二层区为本征非掺杂区。11.根据权利要求10所述的半导体结构，其特征在于，所述第三层区以及第一层区的掺杂类型均为N型掺杂；所述第二层区的掺杂类型为P型掺杂。12.根据权利要求10所述的半导体结构，其特征在于，所述第三层区的最大掺杂浓度大于所述第一层区的最大掺杂浓度；所述第一层区的最大掺杂浓度大于或等于所述第二层区的最大掺杂浓度。13.根据权利要求10所述的半导...

【专利技术属性】
技术研发人员：孙超，江宁，刘威，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：