本发明专利技术提供一种Ａ／Ｄ转换电路，该电路是可缩短转换时间而不增加布局面积和消耗电流的多输入的Ａ／Ｄ转换电路。当二进制计数器（３０）的最上位（ｂ８）为“Ｌ”时，各输入信号（ＩＮｉ）被取样／保持部（１０）取样，保持在各数据保持部（５０↓［ｉ］）内的数字信号（Ｄｉ）被选择器６０依次选择而输出。当最上位（ｂ８）为“Ｈ”时，各输入信号（ＩＮｉ）作为模拟信号（Ａｉ）被保持，并与在ＤＡＣ（２０）中根据数字信号（ＤＩＧ）所生成的基准电压（ＲＥＦ）进行比较。当从比较器（５０↓［ｉ］）所输出的判定信号（Ｒｉ）从“Ｌ”变化到“Ｈ”时，此时的数字信号（ＤＩＧ）作为数字信号（Ｄｉ）被保持在各数据保持部（５０↓［ｉ］）内。
【技术实现步骤摘要】
本专利技术涉及模拟/数字(以下称为“A/D”)转换电路，特别是涉及多输入的A/D转换电路。
技术介绍
图2是现有的A/D转换电路的概略结构图。该A/D转换电路是处理多输入的部件，具有分别输入有模拟输入信号INi(其中，i＝1～256)的输入端子11i。电容器13i和缓冲器14i经由开关12i与各输入端子11i连接。电容器13i是保持开关12i所取样的输入信号INi的部件，另一端与接地电位GND连接。缓冲器14i是使保持在电容器13i内的电压(输入信号INi)不变化而以低阻抗进行输出的部件，由连接有电压跟随器的运算放大器等构成。缓冲器14i的输出侧经由开关15i与节点NA连接。而且，A/D转换器(以下称为“ACD”)16与节点NA连接，从该ADC 16输出数字输出信号OUT。在该A/D转换电路中，在取样期间所有开关121～12256接通，输入信号IN1～IN256被分别提供给电容器131～13256。此时，开关151～15256全部是断开的。当取样期间结束时，所有开关121～12256断开，输入信号IN1～IN256被分别保持在电容器131～13256内，变为保持期间。当变为保持期间时，首先，开关151接通，与保持在电容器131内的输入信号IN1相同的电压从缓冲器141经由开关151被输出到节点NA。然后，节点NA的模拟电压由ADC 16转换成数字信号，并作为输出信号OUT被输出。然后，开关151断开，开关152接通。然后，与保持在电容器132内的输入信号IN2相同的电压从缓冲器142经由开关152被输出到节点NA，由ADC 16转换成数字信号而作为输出信号OUT被输出。这样，缓冲器141～14256的输出电压由开关151～15256依次切换，并由ADC 16依次转换成数字信号。专利文献1日本特开平7-38439号公报然而，在上述A/D转换电路中，存在以下课题。即，为了进行阻抗变换和电路分离而配备缓冲器141～14256，使设置在缓冲器141～14256的输出侧的切换用的开关151～15256依次接通/断开，把这些缓冲器141～14256的输出电压依次提供给ADC 16，转换成数字值。由于缓冲器14需要准备与输入信号IN相同的数量，因而当输入信号数增多时，这些缓冲器14所占的布局面积和消耗电流增大。因此，设置许多大容量的缓冲器变得困难，只能设置小容量的缓冲器，驱动能力受到限制。因此，当开关15接通而缓冲器14的输出电压被输出到节点NA时，存在到该节点NA的电压稳定为止的响应时间延长的问题。例如，当把与节点NA连接的负荷电容C设定为5pF，把缓冲器14的输出电流I设定为5μA，把缓冲器14的响应电压V设定为5V时，充电给负荷电容的电荷Q具有Q＝CV＝IT(其中，T是输出电流I流动的时间)的关系，因而T＝5pF×5V/5μA＝5μs。当把到节点NA的电压稳定为止的响应时间设定为4T时，该响应时间为20μs。在ADC 16是通常的逐次比较型的情况下，当把取样速度设定为10MHz左右时，数据转换时间为1μs左右，因而输入信号IN1～IN256的A/D转换时间的合计是约5.4ms(256×21μs)。即使使用取样速度是40MHz的高速的ADC 16，由于A/D转换时间中缓冲器14的响应时间占支配地位，因而该A/D转换时间的合计也几乎不变。作为缩短A/D转换时间的方法，有准备多个ADC来并行进行AD转换的方法，然而有可能布局面积和消耗电流增大。
技术实现思路
本专利技术的目的是提供一种可缩短转换时间而不增加布局面积和消耗电流的多输入的A/D转换电路。本专利技术的A/D转换电路的特征在于，该A/D转换电路具有取样/保持部，其在取样期间，把m(其中，m是多数)个模拟输入信号经由开关分别提供给对应的电压保持用的电容器，并在保持期间，切断该开关而把保持在该电容器内的电压作为模拟电压来输出；DAC，其在保持期间，根据数字值生成呈n(其中，n是多数)级的阶梯状增加或减少的基准电压；m个比较器，其与上述输入信号对应地设置，在保持期间把上述基准电压与从上述缓冲放大器所输出的模拟电压进行比较来输出判定信号；m个数据保持部，其与上述比较器对应地设置，在保持期间把从该比较器所输出的判定信号发生变化时的上述数字值作为数字信号来保持；选择器，其在取样期间，根据上述数字值依次选择保持在上述m个数据保持部内的数字信号来输出；以及计数器，其在取样期间，与时钟信号同步地从0至少计数到m-1，把该计数值作为上述数字值来输出，并在保持期间，与该时钟信号同步地从0至少计数到n-1，把该计数值作为该数字值来输出。在本专利技术中，具有针对多个输入信号的各方把保持在电容器内的电压与从DAC所提供的呈阶梯状变化的基准电压进行比较的比较器。因此，由于多个输入信号并行地与基准电压进行比较，因而没有必要为了转换而切换输入信号，不需要到输入信号稳定为止的等待时间，可缩短转换时间。并且，由于针对各输入信号保持与基准电压比较的判定信号发生变化时对应于基准电压的数字值，因而电路结构简化，具有可抑制布局面积和消耗电流的效果。本专利技术的上述和其他目的以及新特征通过对照附图阅读以下优选实施例的说明将会更加明白。然而，附图专用于解说，而不限定本专利技术的范围。附图说明图1是示出本专利技术的实施例1的A/D转换电路的结构图。图2是现有的A/D转换电路的结构图。图3是示出图1的动作的信号波形图。图4是示出本专利技术的实施例2的比较器和数据保持部的结构图。图5是示出本专利技术的实施例3的定时控制部的结构图。具体实施例方式实施例1图1(a)和(b)是示出本专利技术的实施例1的A/D转换电路的结构图。该A/D转换电路是处理多输入(例如，256个输入)的部件，如图1(a)所示，具有取样/保持部(S&H)10、数字/模拟转换器(以下称为“DAC”)20以及二进制计数器30。取样/保持部10具有分别输入有模拟输入信号INi(其中，i＝1～256)的输入端子11i，电容器13i和缓冲器14i经由开关12i与各输入端子11i连接。电容器13i是保持开关12i所取样的输入信号INi的部件，另一端与接地电位GND连接。缓冲器14i是使保持在电容器13i内的电压(输入信号INi)不变化而以低阻抗输出模拟电压Ai的部件，由连接电压跟随器的运算放大器等构成。DAC 20是输出与数字信号DIG对应的模拟基准电压REF的部件，由以下部分构成，即电阻分压器21，其将电源电位VDD与接地电位GND之间的电压分压成例如256级的电压；开关22i，其用于切换由该电阻分压器21所分压的256级的电压而作为基准电压REF来输出；以及解码器(DEC)23，其将数字值DIG进行解码来输出对开关22i进行接通/断开控制的信号。另外，解码器23由控制信号DE控制动作，当动作被禁止时，使输出接地电位GND的开关221接通。并且，DAC 20构成为当因控制信号DE而处于动作状态时，随着数字值DIG的增加，基准电压REF上升。二进制计数器30是例如9位的计数器，是对时钟信号CLK进行计数并输出其计数值CNT的部件。计数值CNT的下8位(位b0～b7)作为数字值DIG被提供给解码器23。该A/D转换电路还具有与从取样/保持部10所输出的模拟电压Ai对应本文档来自技高网...
【技术保护点】
一种模拟／数字转换电路，其特征在于，该模拟／数字转换电路具有： 取样／保持部，其在取样期间，把ｍ个模拟输入信号经由开关分别提供给对应的电压保持用的电容器，并在保持期间，切断该开关而把保持在该电容器内的电压作为模拟电压来输出； 数字／模拟转换器，其在保持期间，根据数字值生成呈ｎ级的阶梯状增加或减少的基准电压； ｍ个比较器，其与上述输入信号对应地设置，在保持期间把上述基准电压与从上述缓冲放大器所输出的模拟电压进行比较来输出判定信号； ｍ个数据保持部，其与上述比较器对应地设置，在保持期间把从该比较器所输出的判定信号发生变化时的上述数字值作为数字信号来保持； 选择器，其在取样期间，根据上述数字值依次选择保持在上述ｍ个数据保持部内的数字信号来进行输出；以及 计数器，其在取样期间，与时钟信号同步地从０至少计数到ｍ－１，把该计数值作为上述数字值来输出，并在保持期间，与该时钟信号同步地从０至少计数到ｎ－１，把该计数值作为该数字值来输出； 其中，ｍ、ｎ是复数。
【技术特征摘要】
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【专利技术属性】
技术研发人员：山田敏己，
申请(专利权)人：冲电气工业株式会社，
类型：发明
国别省市：JP[日本]
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