模拟数字电路设计的方法和模拟引擎技术

本发明专利技术提供了以压缩格式存储数据和以后通过包括自适应解压缩和数据转换的数据解压缩读出数据来扩展嵌入式存储器的有效容量的方法、系统、和程序产品。本发明专利技术提供了为了模拟设备或系统在ＨＤＬ代码存储与ＨＤＬ代码处理之间压缩和解压缩ＨＤＬ代码的系统和方法。

【技术实现步骤摘要】

本专利技术涉及通过以压缩格式存储数据和以后通过包括自适应解 压缩和数据转换的数据解压缩读出数据来扩展嵌入式存储器的有效容 量。
技术介绍
在电路设计过程中，设计者首先用形式化硬件描述语言加以描述来定义(define)设计，这样的定义采取数据文件的形式。在设计的物理实现的过程中随后的阶段之一巷冬辑检验(logic verification)。在逻辑检验阶段中，逻辑设计者测试i殳计，以确定逻 辑设计是否满足规定/要求。逻辑检验的一种方法是模拟(simulation )。 在模拟过程中，应用軟件程序或硬件引擎(模拟器(simulator)) 来模仿或模拟电路设计的运行。在模拟期间，设计者可以获得正在测 试的设计的动态状态的瞬像(snapshot)。模拟器将比设计的最后实 现慢得多地模仿设计的运行。对于速度可能是一个抑制因素的软件模 拟器尤其如此。为了取得接近实时的模拟速度，人们开发出了专用硬件加速模拟 引擎。这些引擎由计算机、附属硬件单元、编译器、和运行时促进程 序組成。硬件加速模拟引擎销售商开发出两种主要引擎:基于FPGA的引 擎和基于ASIC的引擎。基于现场可编程门阵列(FPGA)的模拟引擎采用放置在通过IO 线网络连接的多个板上的一组FPGA芯片。每个FPGA芯片被编程以 模拟设计的特定分段。虽然这些引擎正取得接近实时的速度，但它们 的容量受FPGA大小的限制。基于专用集成电路(ASIC)的模拟引擎采用放置在一个或多个 板上的一组ASIC芯片。这些芯片包括两个主要部件逻辑评估单元 (LEU )和指令存储器(IM) 。 LEU起利用存储在IM中的指令编程 的FPGA的作用。设计的单次步骤的模拟分多个模拟步骤实现。在这 些模拟步骤的每一个中，从IM中读取指令行，用于重新配置LEU。 模拟步骤通过使配置的LEU采取单个步骤并评估它代表的设计片段 (piece)而完成。基于ASIC的模拟引擎需要执行多个步骤来模拟设计单次步骤， 因此，它们固有地慢于基于FPGA的引擎，但间隙缩小了。换来的是， 它们的容量较大。硬件加速ASIC模拟引擎是专用大规模并行计算机。它们采用设 计成并行地评估正在测试的设计片段的一组专用ASIC芯片。这些芯 片由两个主要部分构成指令存储器(IM)和逻辑评估单元(LEU)。 IM存储代表指定的设计片段的程序。在模拟过程中，按顺序从IM中 读出该程序，将它馈送到LEU。 一旦接收到来自IM的指令，LEU就 模仿该指定设计片段的动作。像指令存储器(IM)那样的嵌入式存储单元的容量可以通过以 压缩格式存储数据来扩展。为了读取这样的压缩数据，需要采用解压 缩单元。E.G.Nikolova, D.J.Mulvaney， V.A.Chouliaras, J丄.J.L.Niiftez等 人在文章'A Novel Code Compression/Decompression Approach for High-performance SoC Design，, IEEE Seminar on SoC Design, Test and Technology, Cardiff University, Cardiff, UK， 2 S印tember 2005中 提出了解压缩的硬件解决方案。Nikolova等人提出的解决方案不可用于要求极高吞吐量(需要 400 Gb/s，实现取得100Mb/s)、恒定解压缩速度、小实现规模、和 小延迟的实现。IM存储代表设计的指定片段的程序。在模拟过程中，按顺序从 IM中读出该程序，将它馈送到LEU。 一旦接收到来自IM的指令，LEU就模仿该指定设计片段的动作。指定给单个模拟芯片或芯片组的正在测试的设计片段的大小极 大地影响硬件加速ASIC模拟引擎的有效性(速度，容量)。这些片 段越大，模拟器越有效。IM的物理大小受技术约束限制。最好利用 压缩将更多的指令存储在IM中。这些因素中的许多因素受技术约束 束缚。无疑，需要提高基于ASIC的硬件加速模拟引擎的容量。
技术实现思路
容量问题可以通过本专利技术的方法、系统和程序产品解决。具体地 说，该方法、系统和程序产品提供也称为存储器模块的指令存储器 (IM)与可以是一个或多个单独ASIC芯片的逻辑评估单元(LEU) 之间的硬件设计语言(HDL)的解压缩。IM存储高度压缩的HDL程 序。HDL程序代表用于模拟和测试的指定设计片段。在模拟过程中， 按顺序从IM中读出该4呈序，将它馈送到LEU。 一旦接收到来自IM 的指令，LEU将模仿该指定设计片段的动作。 在我们的解决方案中实现如下特殊特征 -可以用硬件或软件程序实现压缩器。 -将压缩数据存储在IM中，然后多次读取压缩数据。 -数据(指令流)的统计特性是已知的，压缩器/解压缩器可以 利用它。附图说明在结束本说明书之后，在权利要求书中具体指出和清楚要求了与 本专利技术有关的主题。通过结合附图对本专利技术的优选实施例进行如下详 细描述，本专利技术的上述和其它目的、特征和优点将显而易见，在附图 中图1是示出与模拟引擎连接的主计算机的本专利技术实现的高级示意 图。例示的模拟引擎具有存储器模块、解压缩器、和从解压缩器到用于快速模拟的ASIC芯片的互连线，ASIC输出到达主机总线和主机接图2是解压缩器实现的高级示意图。解压缩器处在存储器模块与 到ASIC芯片的互连线之间。例示的解压缩器包括压缩数据緩冲器、 查找表、串行化器、和解压缩数据緩冲器阵列；图3例示了串行化器介于查找表与解压缩数据緩沖器阵列之间的 解压缩器的内部结构；和图4例示了解压缩数据緩冲器介于串行化器与到ASIC芯片的互 连线之间的解压缩器的内部结构的进一步方面。具体实施例方式图1是示出主计算机103与模拟引擎101连接、驱动模拟引擎 101、和接收来自模拟引擎101的输出的本专利技术实现的高级示意图。例 示的模拟引擎101具有存储器模块111、解压缩器211、和从解压缩器 到用于快速模拟的ASIC芯片109的互连线121， ASIC输出到达主机 总线107和主机接口 105，并且返回到主计算机103。操作中，可以将本专利技术的方法、系统、和程序产品植入模拟引擎 101中，用于数字电路的硬件描述语言模拟。这包含存储数字电路的 压缩硬件描述语言模型的存储器模块111、解压缩数字电路的压缩硬 件描述语言模型的解压缩器211、从解压缩器211到运行硬件描述语 言模拟的ASIC芯片109的互连线121、和位于ASIC芯片109与主计 算机103之间的用于将测试向量发送到ASIC芯片109和从其接收输 出的主机总线107和主机接口 105。图2是解压缩器211的实现的高级示意图。解压缩器211位于存 储器模块111与到ASIC芯片109的互连线121之间。例示的解压缩 器211包括压缩数据緩冲器221、查找表231、串行化器311、和解压 缩数据緩冲器阵列411。图3例示了串行化器311介于查找表231与解压缩数据緩冲器阵 列411之间的解压缩器211的内部结构。图4例示了解压缩数据緩冲器411介于串行化器311与到ASIC 芯片109的互连线121之间的解压缩器211的内部结构的进一步方面。利用数据的统计特性，导出一组255个令牌。每个令牌具有长度 1、 2、 3或本文档来自技高网...

【技术保护点】
一种用于数字电路的硬件描述语言模拟的模拟引擎，包含：　ａ）用于存储数字电路的压缩硬件描述语言模型的存储器模块；　ｂ）用于解压缩数字电路的压缩硬件描述语言模型的解压缩器；　ｃ）从解压缩器到用于运行硬件描述语言的ＡＳＩＣ芯片的互连线；和　ｄ）位于ＡＳＩＣ芯片与主计算机之间、用于将测试向量发送到ＡＳＩＣ芯片并从ＡＳＩＣ芯片接收测试输出的主机总线和主机接口。

【技术特征摘要】
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【专利技术属性】
技术研发人员：维克特S久里斯，小约翰H维斯特曼，托马斯J特里特，格诺特E京特，
申请(专利权)人：国际商业机器公司，
类型：发明
国别省市：US[美国]