半导体装置结构及其制造方法制造方法及图纸

技术编号:34206306 阅读:62 留言:0更新日期:2022-07-20 11:58
本揭露说明一种半导体装置结构及其制造方法。此结构包含具有第一半导体材料的源极/漏极磊晶特征、具有第一掺杂区域及与该第一掺杂区域相邻的第一未掺杂区域的第一半导体层,且第一掺杂区域接触第一半导体材料。结构还包含设置在第一半导体层上的第二半导体层,且第二半导体层包含一第二掺杂区域及与第二掺杂区域相邻的第二未掺杂区域。第二掺杂区域接触第一半导体材料。结构还包含至少围绕第一未掺杂区域及第二未掺杂区域的栅极电极层。杂区域及第二未掺杂区域的栅极电极层。杂区域及第二未掺杂区域的栅极电极层。

Semiconductor device structure and its manufacturing method

The present disclosure describes a semiconductor device structure and a manufacturing method thereof. The structure includes a first semiconductor layer with the source / drain epitaxial characteristics of the first semiconductor material, a first doped region and a first undoped region adjacent to the first doped region, and the first doped region contacts the first semiconductor material. The structure also includes a second semiconductor layer arranged on the first semiconductor layer, and the second semiconductor layer includes a second doped region and a second undoped region adjacent to the second doped region. The second doped region contacts the first semiconductor material. The structure also includes a gate electrode layer surrounding at least the first undoped region and the second undoped region. The gate electrode layer of the impurity region and the second undoped region. The gate electrode layer of the impurity region and the second undoped region< br/>

【技术实现步骤摘要】
半导体装置结构及其制造方法


[0001]本揭露是关于一种半导体装置结构,特别是关于一种半导体装置结构及其制造方法。

技术介绍

[0002]半导体集成电路(Integrated Circuit,IC)产业已经历指数成长。IC材料及设计在科技进步下已产出IC世代,每一个世代相较于前一个世代,都具有更小且更复杂的电路。在IC进化的过程中,随着几何尺寸[换言之,利用制程所能制作的最小元件(或线)]减少,功能密度(例如:单位晶片面积的内连接的装置数)通常会增加。尺寸缩减制程通常提供增加生产效率和减少相关成本的效益。这种尺寸缩减亦增加生产及制造IC的复杂度。
[0003]因此,亟须优化生产及制造IC。

技术实现思路

[0004]本揭露的一态样是提供一种半导体装置结构。半导体装置结构包含具有第一半导体材料的源极/漏极磊晶特征、具有第一掺杂区域及与该第一掺杂区域相邻的第一未掺杂区域的第一半导体层,且第一掺杂区域接触第一半导体材料。前述结构还包含设置在第一半导体层上的第二半导体层,且第二半导体层包含一第二掺杂区域及与第二掺杂区域相邻的第二未掺杂区域。第二掺杂区域接触第一半导体材料。前述结构还包含至少围绕第一未掺杂区域及第二未掺杂区域的栅极电极层。
[0005]本揭露的另一态样是提供一种半导体装置结构。半导体装置结构包含源极/漏极磊晶特征、接触源极/漏极磊晶特征的第一通道,且第一通道具有第一宽度。前述结构还包含设置在第一通道上的第二通道,第二通道接触源极/漏极磊晶特征,第二通道具有第二宽度,且第二宽度实质小于第一宽度。前述结构还包含至少围绕第一通道及第二通道的栅极电极层。
[0006]本揭露的再一态样是提供一种方法。前述方法包含形成第一半导体层及第二半导体层的堆叠、形成牺牲栅极堆叠在第一半导体层及第二半导体层的堆叠的部分上、移除第一半导体层及第二半导体层的堆叠的暴露部分,以暴露基材部分、形成第一半导体材料在基材部分上,并接触第一半导体层、加热第一半导体材料及第一半导体层达800℃至1000℃的温度、移除牺牲栅极堆叠、移除第二半导体层及形成栅极电极层包围每一个第一半导体层的至少一部分。
附图说明
[0007]根据以下详细说明并配合附图阅读,使本揭露的态样获致较佳的理解。需注意的是,如同业界的标准作法,许多特征并不是按照比例绘示的。事实上,为了进行清楚讨论,许多特征的尺寸可以经过任意缩放。
[0008]图1至图14是绘示根据一些实施例的制造半导体装置结构的各阶段的透视视图;
[0009]图15A至图15F是绘示根据一些实施例的沿着图14的A

A线取得的制造半导体装置结构的各阶段的部分剖面侧视图;
[0010]图15G是绘示根据一些实施例的图15F所示的半导体装置结构的一部分的放大剖面侧视图;
[0011]图16A至图16D是绘示根据另一些实施例的沿着图14的A

A线取得的制造半导体装置结构的各阶段的部分剖面侧视图;
[0012]图16E是绘示根据一些实施例的图16D所示的半导体装置结构的一部分的放大剖面侧视图;
[0013]图17及图18是绘示根据一些实施例的制造半导体装置结构的各阶段的透视视图;
[0014]图19至图20是绘示根据另一些实施例的沿着图18的A

A线取得的制造半导体装置结构的各阶段的部分剖面侧视图;
[0015]图21至图28是绘示根据一些实施例的制造半导体装置结构的各阶段的透视视图。
[0016]【符号说明】
[0017]100:半导体装置结构
[0018]101:基材
[0019]102a,102b:基材部分
[0020]104:半导体层堆叠
[0021]106,106a,106b,106c:第一半导体层
[0022]108:第二半导体层
[0023]110:罩幕结构
[0024]112:含氮层
[0025]114:含氧层
[0026]202a,202b:鳍片
[0027]204:沟渠
[0028]302:选择性衬垫
[0029]304:衬垫
[0030]402:绝缘材料
[0031]502:沟渠
[0032]504:顶表面
[0033]602:包覆层
[0034]702:衬垫
[0035]704:介电材料
[0036]802:顶表面
[0037]804:顶表面
[0038]806:沟渠
[0039]904:介电材料
[0040]906:介电特征
[0041]908:底部部分
[0042]1102:牺牲栅极堆叠
[0043]1104:牺牲栅极介电层
[0044]1106:牺牲栅极电极层
[0045]1108:罩幕结构
[0046]1110:含氧层
[0047]1112:含氮层
[0048]1202:间隙壁
[0049]1204:第一部分
[0050]1206:第二部分
[0051]1302:间隙
[0052]1402:介电间隙壁
[0053]1502:凹陷
[0054]1504:第一半导体材料
[0055]1506:第二半导体材料
[0056]1508:第三半导体材料
[0057]1510:第四半导体材料
[0058]1512:部分
[0059]1514,1514a,1514b,1514c:掺杂区域
[0060]1516,1516a,1516b,1516c:未掺杂区域
[0061]1601:第二半导体材料
[0062]1602:接触蚀刻中止层
[0063]1603:部分
[0064]1604:层间介电层
[0065]1606:含氮层
[0066]1702:源极/漏极磊晶特征
[0067]1902:开口
[0068]2002:栅极介电层
[0069]2004:栅极电极层
[0070]2006:自对准接触层
[0071]A

A:线
[0072]H1,H2:高度
[0073]T1,T2,T3:厚度
[0074]W1,W2,W3:宽度
具体实施方式
[0075]以下揭露提供许多不同实施例或例示,以实施专利技术的不同特征。以下叙述的成份和排列方式的特定例示是为了简化本揭露。这些当然仅是做为例示,其目的不在构成限制。举例而言,元件的尺寸并不限于所揭露的范围或数值,而是可取决于制程条件及/或装置所要的特性。再者,第一特征形成在第二特征之上或上方的描述包含第一特征和第二特征有直接接触的实施例,也包含有其他特征形成在第一特征和第二特征之间,以致第一特征和
第二特征没有直接接触的实施例。除此本文档来自技高网
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【技术保护点】

【技术特征摘要】
1.一种半导体装置结构,其特征在于,包含:一源极/漏极磊晶特征,包含一第一半导体材料;一第一半导体层,包含一第一掺杂区域及一第一未掺杂区域,其中该第一未掺杂区域与该第一掺杂区域相邻,且该第一掺杂区域接触该第一半导体材料;一第二半导体层,设置在该第一半导体层上,其中该第二半导体层包含一第二掺杂区域及一第二未掺杂区域,该第二未掺杂区域与该第二掺杂区域相邻,且该第二掺杂区域接触该第一半导体材料;以及一栅极电极层,至少围绕该第一未掺杂区域及该第二未掺杂区域。2.根据权利要求1所述的半导体装置结构,其特征在于,该第一半导体材料是以一掺质掺杂,且该第一掺杂区域及该第二掺杂区域是以该掺质掺杂。3.根据权利要求2所述的半导体装置结构,其特征在于,该掺质为n型掺质或p型掺质,且该第一掺杂区域的一掺杂浓度是自一第一末端至一第二末端递减,该第一末端是接触该第一半导体材料,且该第二末端是接触该第一未掺杂区域。4.根据权利要求1所述的半导体装置结构,其特征在于,该第一掺杂区域具有一第一宽度,该第一未掺杂区域具有一第二宽度,且该第一宽度是该第二宽度的10%至40%。5.根据权利要求4所述的半导体装置结构,其特征在于,还包含:一第三半导体层,在该第一半导体层及该第二半导体层之间,其中该第三半导体层包含一第三掺杂区域及一第三未掺杂区域,且该第三未掺杂区域与该第三掺杂区域相邻。6.一种半导体装置结构,其特征在于,包含:一源极/漏极磊晶特征;一第一通道,接触该源极/漏极磊...

【专利技术属性】
技术研发人员:摩尔
申请(专利权)人:台湾积体电路制造股份有限公司
类型:发明
国别省市:

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