半导体结构及其制作方法技术

本发明专利技术公开一种半导体结构及其制作方法，其中该半导体结构包含一基底，具有一第一区域和在所述第一区域周围的一第二区域；至少一第一鳍状结构，设置在所述第一区域内；至少一第二鳍状结构，设置在所述第二区域内；一第一隔离沟槽，设置在所述第一区域内并邻近所述至少一第一鳍状结构；一第一沟槽隔离层，设置在所述第一隔离沟槽中；一第二隔离沟槽，设置在所述第一区域周围并位于所述至少一第一鳍状结构与所述至少一第二鳍状结构之间，其中所述第二隔离沟槽的底面具有一阶梯落差；以及一第二沟槽隔离层，设置在所述第二隔离沟槽中。设置在所述第二隔离沟槽中。设置在所述第二隔离沟槽中。

【技术实现步骤摘要】
半导体结构及其制作方法


[0001]本专利技术涉及半导体
，特别是涉及一种半导体结构及其制作方法。

技术介绍

[0002]已知，在先进半导体制作工艺中，为了提升元件的操作效能，通常会在PMOS晶体管元件的漏极和源极区域形成SiGe外延层。然而，在间距非常小的集成电路中，例如，静态随机存取存储器巨集(SRAM macro)，特别是SRAM单元中的两个相邻的拉升晶体管(pull
‑
up transistor或PL transistor)可能会面临到SiGe桥接(SiGe bridge)，导致短路问题。

技术实现思路

[0003]本专利技术的主要目的在于提供一种改良的半导体结构及其制作方法，以解决上述现有技术的不足和缺点。
[0004]本专利技术一方面提供一种半导体结构，包含一基底，具有一第一区域和在所述第一区域周围的一第二区域；至少一第一鳍状结构，设置在所述第一区域内；至少一第二鳍状结构，设置在所述第二区域内；一第一隔离沟槽，设置在所述第一区域内并邻近所述至少一第一鳍状结构；一第一沟槽隔离层，设置在所述第一隔离沟槽中；一第二隔离沟槽，设置在所述第一区域周围并位于所述至少一第一鳍状结构与所述至少一第二鳍状结构之间，其中所述第二隔离沟槽的底面具有一阶梯落差；以及一第二沟槽隔离层，设置在所述第二隔离沟槽中。
[0005]根据本专利技术实施例，所述底面包含在所述第一区域内的一第一表面和在所述第二区域内的一第二表面，其中所述第一表面低于所述第二表面。
[0006]根据本专利技术实施例，所述第一沟槽隔离层的顶面与所述第二沟槽隔离层的顶面共面。
[0007]根据本专利技术实施例，所述第一区域是一PMOS区域，并且所述第二区域是一NMOS区域。
[0008]根据本专利技术实施例，所述第二区域环绕所述第一区域。
[0009]根据本专利技术实施例，所述至少一第一鳍状结构的顶面低于所述至少一第二鳍状结构的顶面。
[0010]根据本专利技术实施例，所述半导体结构另包含：一第一栅极，设置在所述至少一第一鳍状结构上；一第一源极区，设置在所述至少一第一鳍状结构上并与所述第一栅极相邻；以及一第一漏极区，设置在所述至少一第一鳍状结构上并与所述第一栅极相邻。
[0011]根据本专利技术实施例，所述第一源极区和所述第一漏极区包含一SiGe外延层。
[0012]根据本专利技术实施例，所述半导体结构另包含：一第二栅极，设置在所述至少一第二鳍状结构上；一第二源极区，设置在所述至少一第二鳍状结构上并与所述第二栅极相邻；以及一第二漏极区，其设置在所述至少一第二鳍状结构上并与所述第二栅极相邻。
[0013]根据本专利技术实施例，所述第二源极区和所述第二漏极区包含一SiP外延层。
[0014]本专利技术另一方面提供一种形成半导体结构的方法。首先提供一基底，具有一第一区域和在所述第一区域周围的一第二区域。接着，蚀刻所述基底以在所述第一区域中形成一凹槽。再进行沟槽隔离制作工艺，以在所述第一区域内形成一第一隔离沟槽、在所述第一区域内的至少一第一鳍状结构、在所述第一区域周围的一第二隔离沟槽、在所述第二区域内的至少一第二鳍状结构、在所述第一隔离沟槽中的一第一沟槽隔离层，以及在所述第二隔离沟槽中的一第二沟槽隔离层，其中所述第二隔离沟槽位于所述至少一第一鳍状结构和所述至少一第二鳍状结构之间，其中，所述第二隔离沟槽的底面具有一阶梯落差。
[0015]根据本专利技术实施例，所述底面包含在所述第一区域内的一第一表面和在所述第二区域内的一第二表面，其中所述第一表面低于所述第二表面。
[0016]根据本专利技术实施例，所述第一沟槽隔离层的顶面与所述第二沟槽隔离层的顶面共面。
[0017]根据本专利技术实施例，所述第一区域是一PMOS(P型金属氧化物半导体晶体管)区域，并且所述第二区域是一NMOS(N型金属氧化物半导体晶体管)区域。
[0018]根据本专利技术实施例，所述第二区域环绕所述第一区域。
[0019]根据本专利技术实施例，所述至少一第一鳍状结构的顶面低于所述至少一第二鳍状结构的顶面。
[0020]根据本专利技术实施例，所述方法另包含：在所述至少一第一鳍状结构上形成一第一栅极；在所述至少一第一鳍状结构上形成与所述第一栅极相邻的一第一源极区；以及在所述至少一第一鳍状结构上形成与所述第一栅极相邻的一第一漏极区。
[0021]根据本专利技术实施例，所述方法另包含：在所述第一源极区和所述第一漏极区上形成一SiGe外延层。
[0022]根据本专利技术实施例，所述方法另包含：在所述至少一第二鳍状结构上形成一第二栅极；在所述至少一第二鳍状结构上形成与所述第二栅极相邻的一第二源极区；以及在所述至少一第二鳍状结构上形成与所述第二栅极相邻的一第二漏极区。
[0023]根据本专利技术实施例，所述方法另包含：在所述第二源极区和所述第二漏极区上形成一SiP外延层。
附图说明
[0024]图1为本专利技术实施例所绘示的半导体结构的上视图；
[0025]图2为沿着图1中切线I
‑
I
’
所示的剖面示意图；
[0026]图3至图15为一种形成半导体结构的方法的示意图。
[0027]主要元件符号说明
[0028]1 半导体结构
[0029]100 基底
[0030]102 绝缘层
[0031]110 浅沟绝缘区域
[0032]AA1～AA4 主动(有源)区域
[0033]DD1 第一漏极区
[0034]DD2 第二漏极区
[0035]F1 第一鳍状结构
[0036]F2 第二鳍状结构
[0037]FST1、FST2 顶面
[0038]G1～G4 栅极
[0039]GOX1、GOX2 栅极氧化层
[0040]H 阶梯落差
[0041]h 高度
[0042]ht 高度差
[0043]HM 遮盖层
[0044]IM1 第一沟槽隔离层
[0045]IM2 第二沟槽隔离层
[0046]PL1、PL2 PMOS拉升晶体管
[0047]POL 多晶硅层
[0048]RA 凹槽
[0049]RE1、RE2 凹陷区
[0050]RH 阶梯落差
[0051]R1 第一区域
[0052]R2 第二区域
[0053]S 底面
[0054]S1 第一表面
[0055]S2 第二表面
[0056]SD1 第一源极区
[0057]SD2 第二源极区
[0058]SG1、SG2 SiGe外延层
[0059]SPE SiP外延层
[0060]ST1、ST2 顶面
[0061]T1 第一隔离沟槽
[0062]T2 第二隔离沟槽
[0063]W 距离
具体实施方式
[0064]在下文中，将参照附图说明细节，该些附图本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体结构，其特征在于，包含：基底，具有第一区域和在所述第一区域周围的第二区域；至少一第一鳍状结构，设置在所述第一区域内；至少一第二鳍状结构，设置在所述第二区域内；第一隔离沟槽，设置在所述第一区域内并邻近所述至少一第一鳍状结构；第一沟槽隔离层，设置在所述第一隔离沟槽中；第二隔离沟槽，设置在所述第一区域周围并位于所述至少一第一鳍状结构与所述至少一第二鳍状结构之间，其中所述第二隔离沟槽的底面具有阶梯落差；以及第二沟槽隔离层，设置在所述第二隔离沟槽中。2.根据权利要求1所述的半导体结构，其中，所述底面包含在所述第一区域内的第一表面和在所述第二区域内的第二表面，其中所述第一表面低于所述第二表面。3.根据权利要求1所述的半导体结构，其中，所述第一沟槽隔离层的顶面与所述第二沟槽隔离层的顶面共面。4.根据权利要求1所述的半导体结构，其中，所述第一区域是PMOS区域，并且所述第二区域是NMOS区域。5.根据权利要求1所述的半导体结构，其中，所述第二区域环绕所述第一区域。6.根据权利要求1所述的半导体结构，其中，所述至少一第一鳍状结构的顶面低于所述至少一第二鳍状结构的顶面。7.根据权利要求1所述的半导体结构，其中，另包含：第一栅极，设置在所述至少一第一鳍状结构上；第一源极区，设置在所述至少一第一鳍状结构上并与所述第一栅极相邻；以及第一漏极区，设置在所述至少一第一鳍状结构上并与所述第一栅极相邻。8.根据权利要求7所述的半导体结构，其中，所述第一源极区和所述第一漏极区包含SiGe外延层。9.根据权利要求1所述的半导体结构，其中，另包含：第二栅极，设置在所述至少一第二鳍状结构上；第二源极区，设置在所述至少一第二鳍状结构上并与所述第二栅极相邻；以及第二漏极区，其设置在所述至少一第二鳍状结构上并与所述第二栅极相邻。10.根据权利要求9所述的半导体结构，其中，所述第二源极区和所述第二漏极区包含SiP外延层。11.一种形成半导体结构的方法...

【专利技术属性】
技术研发人员：杨宗祐，李信宏，曹瑞哲，邱达伟，
申请(专利权)人：联华电子股份有限公司，
类型：发明
国别省市：