使用可进行高精度频率调制的谱扩散方式的时钟发生电路制造技术

在该谱扩散时钟发生电路中，ＤＬＬ电路（８）使来自ＶＣＯ（７）的振荡时钟信号（ＣＬＫＯ）延迟，输出相位各不相同的１０个延迟时钟信号（ＣＬＫＤ１～ＣＬＫＤ１０）。选择器（９）从１０个延迟时钟信号（ＣＬＫＤ１～ＣＬＫＤ１０）中选择任一个并输出选择时钟信号（ＣＬＫＳ）。控制电路（３）控制选择器（９）的信号选择动作。反馈分频电路（１０）按分频比Ｎ对选择时钟信号（ＣＬＫＳ）进行分频，生成比较时钟信号（ＣＬＫＣ）。由此，可以微调比较时钟信号（ＣＬＫＣ）的相位。进而，可以实现能进行高精度频率调制的谱扩散时钟发生电路。

【技术实现步骤摘要】

本专利技术涉及时钟发生电路，特别涉及使用谱扩散方式的时钟发生电路。
技术介绍
谱扩散时钟发生电路(SSCG)对振荡时钟信号进行频率调制以扩散时钟信号的频带。因此，可以降低EMI(Electro MagneticInterference电磁骚扰)噪声。在具有PLL(Phase Locked Loop锁相环)电路的现有的谱扩散时钟发生电路中，包括对从外部来的时钟信号进行分频再将基准时钟信号加给PLL电路的输入分频器；对从PLL电路内的振荡器来的振荡时钟信号进行分频再反馈回去的反馈分频器；控制改变输入分频器和反馈分频器的分频比的控制电路。例如，在美国专利第6,377,646号中，提出一种谱扩散时钟发生电路，使用ROM(Read Only Memory只读存储器)控制反馈分频器的分频比。此外，在美国专利第6,292,507号中，提出一种谱扩散时钟发生电路，检测PLL电路的相位比较器的输出信号，并根据观测结果控制各种参数。如上所述，现有的谱扩散时钟发生电路通过控制改变分频器的分频比来改变倍频系数，并对输出时钟信号进行频率调制。但是，在这样的改变分频器的分频比的方法中，倍频系数受分频比的值的限制。因此，有时因条件的关系，频率的微调很困难，频率调制的精度不够高。
技术实现思路
本专利技术的主要目的在于提供一种可进行高精度频率调制的谱扩散时钟发生电路。本专利技术的时钟发生电路具有与接收的基准时钟信号同步、生成将基准时钟信号倍频后的振荡时钟信号的内部时钟发生电路。这里，内部时钟发生电路包括比较基准时钟信号和内部生成的比较时钟信号的相位并输出与比较结果对应的相位差信号的相位比较电路；根据相位差信号生成振荡时钟信号的振荡电路；使振荡时钟信号延迟并生成相位各不相同的多个延迟时钟信号的延迟电路；从多个延迟时钟信号中选择任一个输出的选择电路；按照预定的分频比对选择电路的输出信号进行分频、生成比较时钟信号的分频电路。由此，可以对振荡时钟信号的相位进行微调。因此，可以实现能进行高精度频率调制的谱扩散时钟发生电路。此外，本专利技术的另一个时钟发生电路具有使已接收的时钟信号延迟、生成相位各不相同的多个延迟时钟信号的延迟电路；从多个延迟时钟信号中选择任一个输出的选择电路；按照预定的分频比对选择电路的输出信号进行分频、生成基准时钟信号的分频电路；与基准时钟信号同步、生成将基准时钟信号倍频后的振荡时钟信号的内部时钟发生电路。这时，可以对振荡时钟信号的相位进行微调。因此，可以实现能进行高精度频率调制的谱扩散时钟发生电路。此外，本专利技术的又一个时钟发生电路具有根据已接收的第1基准时钟信号生成将第1基准时钟信号倍频后的第1振荡时钟信号的第1内部时钟发生电路；按照预定的分频比对第1振荡时钟信号进行分频、生成第2振荡时钟信号的第1分频电路；与第2基准时钟信号同步、生成将第2基准时钟信号倍频后的第2振荡时钟信号的第2内部时钟发生电路。这里，第1内部时钟发生电路包括比较第1基准时钟信号和内部生成的比较时钟信号的相位并输出与比较结果对应的相位差信号的相位比较电路；根据相位差信号生成相位各不相同的多个振荡时钟信号的振荡电路；按照预定的分频比对从振荡电路来的多个时钟信号中的任一个时钟信号进行分频、生成比较时钟信号的第2分频电路；从来自振荡电路的多个时钟信号中选择任一个、输出第1振荡时钟信号的选择电路。这时，也可以对振荡时钟信号的相位进行微调。因此，可以实现能进行高精度频率调制的谱扩散时钟发生电路。参照附图并根据下面的详细说明，就能使本专利技术的上述及其他目的、特征、方面和优点变得清楚了。附图说明图1是表示本专利技术实施例1的谱扩散时钟发生电路的概略结构的方框图。图2是表示图1所示的DLL电路的结构的电路图。图3是用来说明图1所示的DLL电路和选择器的动作的时序图。图4是用来说明图1所示的反馈分频电路的动作的时序图。图5A和5B是分别用来说明现有的谱扩散时钟发生电路的动作的图。图6是表示本专利技术实施例2的谱扩散时钟发生电路的概略结构的方框图。图7是表示本专利技术实施例3的谱扩散时钟发生电路的概略结构的方框图。图8是表示图7所示的VCO的结构的电路图。图9是用来说明图7所示的VCO和选择器的动作的时序图。具体实施例方式实施例1在图1中，该实施例1的谱扩散时钟发生电路具有输入分频电路1、PLL电路2和控制电路3。PLL电路2包括相位频率比较器(PFD)4、充电泵(CP)5、环路滤波器(LPF)6、VCO(压控振荡器)7、DLL(延迟锁相环路)电路8、选择器9和反馈分频电路10。该PLL电路2是对环路内的振荡器进行反馈控制使来自外部的基准时钟信号和来自环路内的振荡器的比较时钟信号的相位差一定从而使其振荡的振荡电路。输入分频电路1按分频比M对来自外部的时钟信号CLKI进行分频(频率1/M的分频)以生成基准时钟信号CLKR。相位频率比较器4检测来自输入分频电路1的基准时钟信号CLKR和来自反馈分频电路10的比较时钟信号CLKC的上升沿的差，并输出与检测结果对应的脉冲宽度的相位差信号UP、DN。充电泵5响应来自相位频率比较器4的相位差信号UP，供给正电流，响应相位差信号DN，供给负电流。环路滤波器6对充电泵5的输出电流进行积分再输出控制电压VC。VCO7生成与来自环路滤波器6的控制电压VC对应的频率的振荡时钟信号CLKO。DLL电路8使来自VCO7的振荡时钟信号CLKO延迟，输出相位各不相同的延迟时钟信号CLKD1～CLKD10。选择器9从来自DLL电路8的延迟时钟信号CLKD1～CLKD10中选择任一个并输出选择时钟信号CLKS。控制电路3控制选择器9的信号选择动作。反馈分频电路10按分频比N对来自选择器9的选择时钟信号CLKS进行分频(频率1/M的分频)，生成比较时钟信号CLKC。该谱扩散时钟发生电路通过使振荡时钟信号的频率产生微小的变动来扩散时钟信号的频带。下面，说明用来使振荡时钟信号的频率产生微小变动的电路结构及动作。在图2中，该DLL电路8包含10个电流源11、10个缓冲电路12、10个电流源13和控制电路14。10个缓冲电路12串联连接，使来自VCO7的振荡时钟信号CLKO延迟。在电源电位VCC的线和各缓冲电路12的电源端子之间连接对应的电流源11。在各缓冲电路12的接地端子和接地电位GND的线之间连接对应的电流源13。各缓冲电路12利用对应的电流源11、13来确定延迟时间。从各缓冲电路12的输出节点输出延迟时钟信号CLKD1～CLKD10。控制电路14对来自VCO7的振荡时钟信号CLKO和来自最后一级缓冲电路12的延迟时钟信号CLKD10的相位进行比较，控制电流源11、13的电流值，使其相位差和振荡时钟信号CLKO的1个周期相等。图3是用来说明图1所示的DLL电路8和选择器9的动作的时序图。在图3中，振荡时钟信号CLKO是从VCO7输出的信号，延迟时钟信号CLKD1～CLKD10是从DLL电路8输出的信号，选择时钟信号CLKS1、CLKS2是从选择器9输出的信号。振荡时钟信号CLKO是周期T1的时钟信号。来自初级缓冲电路12的延迟时钟信号CLKD1变成相位比振荡时钟信号CLKO延迟了时间T2左右的波形。该时间T2是将周期T1进行10等分后的时间。来自下一级缓冲电路12的延迟时钟信本文档来自技高网...

【技术保护点】
一种使用了谱扩散方式的时钟发生电路，其特征在于：具有与接收的基准时钟信号同步、生成将上述基准时钟信号倍频后的振荡时钟信号的内部时钟发生电路，上述内部时钟发生电路包括：比较上述基准时钟信号和内部生成的比较时钟信号的相位 ，并输出与比较结果对应的相位差信号的相位比较电路；根据上述相位差信号生成上述振荡时钟信号的振荡电路；使上述振荡时钟信号延迟并生成相位各不相同的多个延迟时钟信号的延迟电路；从上述多个延迟时钟信号中选择任一个进行输出的选 择电路，以及按照预定的分频比对上述选择电路的输出信号进行分频，生成上述比较时钟信号的分频电路。

【技术特征摘要】
...

【专利技术属性】
技术研发人员：荒木雅宏，林千惠子，
申请(专利权)人：株式会社瑞萨科技，株式会社瑞萨LSI设计，
类型：发明
国别省市：JP[日本]