本发明专利技术提供一种采用ＰＬＬ电路，与噪声层的Ｓ／Ｎ的限制无关地，以充分的Ｓ／Ｎ比得到与基准频率时钟成规定比例关系的其他基准频率时钟的时钟生成系统。以基准时钟分频电路对基准频率时钟进行分频，并作为相位比较器的基准输入，以分频数切换型的比较输入分频电路对控制振荡器的振荡频率信号（对应于其它基准频率时钟）进行分频，以作为相位比较器的比较输入。根据使振荡频率信号成为与第一基准频率时钟成一定比例的频率的分频数控制信号来切换该比较输入分频电路的分频数。由此，得到ＭＰＥＧ格式所必需的三个基准频率时钟，即２７ＭＨｚ系列、３３．８６８８ＭＨｚ系列、３６．８６４ＭＨｚ系列。
【技术实现步骤摘要】
本专利技术涉及根据某一个频率的时钟，产生与该时钟的频率成所定比例关系的第一基准频率时钟、第二基准频率时钟、第三基准频率时钟的时钟生成系统。尤其涉及适于产生DVD(Digital Versatile Disc)系统或DVC(Digital Video Cassette recorder)系统所需的多个基准频率时钟的时钟生成系统。
技术介绍
以往，在DVD播放器、DVD-R、DVD-RW等的DVD系统、DVC系统等采用MPEG(Moving Picture Experts Group)格式的系统中，需要有多个基准频率时钟。这多个基准频率时钟，至少是视频用的第一基准频率27MHz系列的时钟、声频用(特别是CD用)的第二基准频率33.8688MHz(取样频率44.1KHz的整数倍)的时钟以及音频用(特别是DVD用)的第三基准频率36.864MHz系列(取样频率48KHz以及32KHz的整数倍)的时钟。这三个基准频率系列的时钟，可以通过分别使用各自的振荡模块而得到。但是，在该方法中，由于要按每个必要的基准频率设置振荡模块，故使时钟生成系统的成本增加。因此，为了降低该成本，一直以来进行分别采用周知的PLL(PhaseLocked Loop)电路，以一个基准频率时钟为基准，来生成其他两个基准频率系列的时钟。作为关联技术，表示图5的时钟生成系统。在图5的时钟生成系统中，采用PLL电路，将三个之中的一个基准频率时钟作为基准，可以生成其他的两个基准频率系列的时钟。该图5，是专利技术人在做出本专利技术的过程中提出的关联技术，并没有公开。因此，图5的时钟生成系统不是现有技术(以往例)。在本图5中，将由振荡模块产生的第一基准频率时钟Fr1(27MHz)作为基准，生成其他两个第二基准频率时钟Fr2(33.8688MHz)系列的时钟、以及第三基准频率时钟Fr3(36.864MHz)系列的时钟。在本图5中，在第一PLL电路50a中，第一分频器51a将输入的27MHz的第一基准频率时钟Fr1分频为1/625并作为相位比较器(PD)53a的一方的比较输入P1。第二分频器52a将PLL电路50a的输出分频为1/3136并作为相位比较器(PD)53a的另一方的比较输入P2。相位比较器53a对两个输入P1、P2的相位进行比较，产生对应于其相位差的比较输出。用低通滤波器(LPF)54a将该比较输出平滑化，而成为电压控制振荡1器(VCO)55a的控制输入。电压控制振荡55a根据控制输入来控制振荡频率，以使相位比较器53a的两个输入的频率以及相位一致。由于该PLL电路的环路增益大，故残留的控制偏差极小。因此，从电压控制振荡55a输出的频率对应于分频器51a、分频器52a的分频数，变换成135.4752(＝27×3136/625)MHz。该电压控制振荡55a的输出频率由分频器56a进行1/4分频，以输出第二基准频率时钟Fr2。而且，与该第二基准频率时钟Fr2具有特定频率关系的22.5792MHz、16.9344MHz、11.2896MHz，通过1/6分频器57a、1/8分频器58a、1/12分频器59a分别进行分频，而形成电压控制振荡55a的输出频率。这些第二基准频率系列Fr2的各时钟，全部是CD用的取样频率44.1KHz的整数倍频率。而且，在第二PLL电路50b中，基本动作也与第一PLL电路50a一样。但是，第一分频器51b的分频比为1/375，而第二分频器52b的分频比为1/2048。从电压控制振荡器55b输出的频率对应于分频器51b、52b的分频比，变换为147.456(＝27×2048/375)MHz。另外，53b是相位比较器，54b是低通滤波器。该电压控制振荡器55b的输出频率由分频器56b进行1/4分频，以输出第三基准频率时钟Fr3。而且，与该第三基准频率时钟Fr3具有特定频率关系的24.576MHz、18.432MHz、12.288MHz，通过1/6分频器57b、1/8分频器58b、1/12分频器59b分别进行分频，并形成电压控制振荡器55b的输出频率。这些第三基准频率系列Fr3的各时钟，全部是DVD音频用的取样频率48KHz以及32KHz的整数倍频率。另外，输出由第一基准频率时钟Fr1以及用1/2分频器51c对此进行分频了的13.5MHz的时钟组成的第一基准频率系列Fr1s的各时钟。因此，从这些第一～第三基准频率系列Fr1s～Fr3s的各时钟中，分别选择必要的频率时钟并加以利用。如果根据S/N理论来计算本图5的时钟生成系统的S/N(信噪比)，则如下所述。作为代表，对第二基准频率系列Fr2进行研究。首先，若对第一基准频率时钟Fr1进行625分频，则随着该分频，S/N仅改善了20log625(dB)。第一分频器51a的输出中的S/N(dB)，在计算上为第一基准频率时钟的S/N(dB)+20log625(dB)。在这里，如果将第一基准频率时钟的S/N假定为80(dB)，则为80+56＝136(dB)。另外，S/N值是概数(以下同)。但是，由于PLL电路在形成其系统或者PLL电路的IC(集成电路)的噪声层上动作，故PLL电路的S/N被其噪声层上的S/N所限制。该噪声层的S/N由电源电位的摆动来确定，但通常为90(dB)左右。因此，PLL电路的S/N被噪声层的S/N的90(dB)所限定，不会比这个好。由此，第一分频器51a的输出，即相位比较器53a的一方的比较输入P1中的S/N(dB)，最高也就是90(dB)。接着，由于相位比较器53a的两比较输入P1、P2的S/N(dB)相等，故另一方的比较输入P2的S/N也一样成为90(dB)。由于第二分频器52a的输入，成为将该比较输入P2的3136倍增，随着该倍增，S/N只降低了20log3136(dB)。因此，第二分频器52a的输入中的S/N(dB)，是从比较输入P2的90(dB)中减去20log3136(dB)，而成为20.3(dB)。另外，对第二基准频率系列Fr2s的各频率时钟分别进行分频，其S/N，第二基准频率时钟Fr2为32.3(dB)，其他的22.5792MHz为35.8(dB)，16.9344MHz为38.3(dB)，11.2896MHz为41.8(dB)。此外，如果对第三基准频率系列进行研究，则通过同样的计算，对第三基准频率系列Fr3s的各频率时钟分别进行分频，其S/N，第三基准频率时钟Fr3为36.0(dB)，其他的24.576MHz为39.5(dB)，18.432MHz为42.0(dB)，12.288MHz为45.5(dB)。如该图5的关联技术所示，通过采用PLL电路以及分频器，从而可以输出在第一基准频率时钟Fr1上乘以规定比的、包含所期望的频率的第二基准频率时钟Fr2的第二基准频率系列Fr2s的时钟；以及包含所期望的频率的第三基准频率时钟Fr3的第三基准频率系列Fr3s的时钟。但是，第二基准频率系列Fr2s的时钟以及第三基准频率系列Fr3s的时钟的S/N就会降低到30(dB)～40(dB)。而在适用于DVD系统等的时钟中，一般需要50(dB)以上(优选为60(dB)以上)的S/N。因此，该S/N的降低是个问题。
技术实现思路
因此，本专利技术的目的在于，在采用MPEG格式的系统中，在本文档来自技高网...
【技术保护点】
一种时钟生成系统，其是至少产生第一频率时钟、与该第一频率时钟成第一规定比例关系的第二频率时钟、与所述第一频率时钟成第二规定比例关系的第三频率时钟的时钟生成系统，其特征在于，具备： 作为分频数切换型分频电路的第一ＰＬＬ电路，其中具有： 对第一基准频率时钟与第一比较输入时钟的相位进行比较，并将该比较结果作为第一相位比较输出进行输出的第一相位比较器； 使该第一相位比较输出低通的第一低通滤波器； 将该第一低通滤波器的滤波输出作为控制输入，而用来产生与所述第二频率时钟成一定比例的第一振荡频率信号的第一控制振荡器； 对作为基准时钟输入的所述第一频率时钟进行分频而得到所述第一基准输入时钟的第一基准输入分频电路；和 对所述第一控制振荡器的第一振荡频率信号进行分频而得到所述第一比较输入时钟的第一比较输入分频电路， 所述第一比较输入分频电路或者所述第一基准输入分频电路，根据第一分频数控制信号，以不同的分频数进行分频； 第一分频数控制电路，其输入对应于所述第一振荡频率信号的时钟和所述第一比较输入时钟或所述第一基准输入时钟，产生使所述第一振荡频率信号与所述第二频率时钟成一定比例的频率的所述第一分频数控制信号，以用于对所述第一比较输入分频电路或所述第一基准输入分频电路的分频数进行切换； 作为分频数切换型分频电路的第二ＰＬＬ电路，其中具有： 对第二基准频率时钟与第二比较输入时钟的相位进行比较，并将其比较结果作为第二相位比较输出进行输出的第二相位比较器； 使该第二相位比较输出低通的第二低通滤波器； 将该第二低通滤波器的滤波输出作为控制输入，以用来产生与所述第三频率时钟成一定比例的第二振荡频率信号的第二控制振荡器； 对作为基准时钟输入的所述第一频率时钟进行分频而得到所述第二基准输入时钟的第二基准输入分频电路；和 对所述第二控制振荡器的第二振荡频率信号进行分频而得到所述第二比较输入时钟的第二比较输入分频电路， 所述第二比较输入分频电路或者所述第二基准输入分频电路根据第二分频数控制信号，以不同的分频数进行分频； 第二分频数控制电路，其输入对应于所述第二振荡频率信号的时钟和所述第二比较输入时钟或所述第二基准输入时钟，产生使所述第二振荡频率信号与所述第三频率时钟成一定比例频率的所述第二分频数控制信号，以用于对所述第二比较输入分频电路或所述第二基准输入分频电...
【技术特征摘要】
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【专利技术属性】
技术研发人员：藤原正勇，
申请(专利权)人：罗姆股份有限公司，
类型：发明
国别省市：JP[日本]
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