用于生成准确的低抖动时钟的时钟生成器制造技术

一种用于生成准确的低抖动时钟的时钟生成器，其具有：时钟生成电路，相位差检测电路和控制信号生成电路。时钟生成电路具有根据控制信号来改变时钟相位的功能，相位差检测电路对从时钟生成电路输出的时钟相位与基准波形的相位进行比较，并对这两者之间的相位差进行检测，控制信号生成电路根据从相位差检测电路获得的相位差信息，生成用于对时钟生成电路的时钟相位进行控制的控制信号。相位差检测电路具有多个相位检测单元，多个相位检测单元中的至少一个进行把时钟相位与基准波形的相位作直接比较的直接相位检测，以及多个相位检测单元中的至少另一个使用相位同步波形生成电路和相位信息抽取电路来进行间接相位检测，该相位同步波形生成电路用于生成与基准波形或时钟生成电路的输出相位同步的波形，并且该相位信息抽取电路用于从相位同步波形中抽取相位信息。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及一种能够在多个LSI芯片之间或者在单个芯片内的多个器件或电路组之间，或者在多个插板或机柜之间实现高速信号传输的信号传输技术，具体涉及一种用于高比特率信号传输的时钟生成器。
技术介绍
最近，在计算机和其他信息处理设备中使用的各部件的性能已得到大幅提高。特别是，例如，诸如SRAM(静态随机存取存储器)和DRAM(动态随机存取存储器)那样的半导体存储器件以及诸如处理器和切换LSI那样的其他半导体器件的性能已得到很大提高。半导体存储器件、处理器等的性能提高已达到系统性能无法进一步提高的程度，除非在部件或元件之间的信号传输速度增加。具体地说，例如，在DRAM和处理器之间(即在LSI之间)的速度差距逐年扩大，并且在近几年中，该速度差距已成为阻碍整个计算机性能提高的瓶颈。并且，随着半导体芯片的高集成化和大型化，在芯片内的元件或电路组之间的信号传输速度正成为限制芯片性能的主要因素。并且，在外围装置和处理器/芯片组之间的信号传输速度也正成为限制系统整体性能的因素。并且，由于半导体芯片的高集成化和大型化以及电源电压的低电平化(信号振幅的低电平化)等，因而不仅对于在机柜或插板(印刷布线板本文档来自技高网...

【技术保护点】
一种时钟生成器，该时钟生成器包括：第一相位比较器，用于在外部提供的基准信号和内部时钟之间进行相位比较；相位同步时钟生成电路，用于生成与基准信号相位同步并且时钟迁移率比基准信号高的比较时钟；第二相位比较器，用于在比较时钟和内部时钟之间进行相位比较；加法器，用于对从所述第一相位比较器获得的第一相位差信息和从所述第二相位比较器获得的第二相位差信息进行求和；以及内部时钟生成电路，用于生成根据所述加法器的输出来调整其相位的内部时钟。

【技术特征摘要】
...

【专利技术属性】
技术研发人员：田村泰孝，
申请(专利权)人：富士通株式会社，
类型：发明
国别省市：JP[日本]