用于生成准确的低抖动时钟的时钟生成器制造技术

一种用于生成准确的低抖动时钟的时钟生成器，其具有：时钟生成电路，相位差检测电路和控制信号生成电路。时钟生成电路具有根据控制信号来改变时钟相位的功能，相位差检测电路对从时钟生成电路输出的时钟相位与基准波形的相位进行比较，并对这两者之间的相位差进行检测，控制信号生成电路根据从相位差检测电路获得的相位差信息，生成用于对时钟生成电路的时钟相位进行控制的控制信号。相位差检测电路具有多个相位检测单元，多个相位检测单元中的至少一个进行把时钟相位与基准波形的相位作直接比较的直接相位检测，以及多个相位检测单元中的至少另一个使用相位同步波形生成电路和相位信息抽取电路来进行间接相位检测，该相位同步波形生成电路用于生成与基准波形或时钟生成电路的输出相位同步的波形，并且该相位信息抽取电路用于从相位同步波形中抽取相位信息。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及一种能够在多个LSI芯片之间或者在单个芯片内的多个器件或电路组之间，或者在多个插板或机柜之间实现高速信号传输的信号传输技术，具体涉及一种用于高比特率信号传输的时钟生成器。
技术介绍
最近，在计算机和其他信息处理设备中使用的各部件的性能已得到大幅提高。特别是，例如，诸如SRAM(静态随机存取存储器)和DRAM(动态随机存取存储器)那样的半导体存储器件以及诸如处理器和切换LSI那样的其他半导体器件的性能已得到很大提高。半导体存储器件、处理器等的性能提高已达到系统性能无法进一步提高的程度，除非在部件或元件之间的信号传输速度增加。具体地说，例如，在DRAM和处理器之间(即在LSI之间)的速度差距逐年扩大，并且在近几年中，该速度差距已成为阻碍整个计算机性能提高的瓶颈。并且，随着半导体芯片的高集成化和大型化，在芯片内的元件或电路组之间的信号传输速度正成为限制芯片性能的主要因素。并且，在外围装置和处理器/芯片组之间的信号传输速度也正成为限制系统整体性能的因素。并且，由于半导体芯片的高集成化和大型化以及电源电压的低电平化(信号振幅的低电平化)等，因而不仅对于在机柜或插板(印刷布线板)之间，例如，在通过网络连接的服务器和主存储装置之间或者各服务器之间的信号传输，而且对于在各芯片之间或者在单个芯片内的各器件或电路组之间的信号传输，对提高信号传输速度的需求正日益增加。并且，在外围装置和处理器/芯片组之间的信号传输速度也正成为限制系统整体性能的主要因素。而且也强烈要求提高在设备内使电路板互连的所谓底板(也称为背面布线板BWB)中的信号传输速度。一般，在电路组或芯片之间或者在机柜之间的高速信号传输中，在接收电路侧生成(恢复)用于在数据“0”(低电平“L”)和数据“1”(高电平“H”)之间进行判别的时钟。为了实现正确的信号收发，要求减少时钟上升时间内的变动(与理想周期定时的偏差)，该变动被称为抖动，因此，强烈要求提供一种能生成准确的低抖动时钟的时钟生成器。以下将参照相关附图，对现有技术及其相关问题进行详细说明。
技术实现思路
本专利技术的目的是提供一种时钟生成器，该时钟生成器无论当根据时钟迁移率(clock transition rate)低的数据来生成内部时钟时，还是当通过使外部时钟乘以一高倍增系数来生成内部时钟时，都能生成准确的低抖动时钟。根据本专利技术，提供了一种时钟生成器，该时钟生成器包括时钟生成电路，其具有根据控制信号来改变时钟相位的功能；相位差检测电路，用于对从时钟生成电路输出的时钟相位与基准波形的相位进行比较，并对这两者之间的相位差进行检测；以及控制信号生成电路，用于根据从相位差检测电路获得的相位差信息，生成用于对时钟生成电路的时钟相位进行控制的控制信号，其中，相位差检测电路包括多个相位检测单元；多个相位检测单元中至少一个相位检测单元进行把时钟相位与基准波形的相位直接作比较的直接相位检测；以及多个相位检测单元中至少另一个相位检测单元使用相位同步波形生成电路和相位信息抽取电路来进行间接相位检测，该相位同步波形生成电路用于生成与基准波形或时钟生成电路的输出相位同步的波形，并且该相位信息抽取电路用于从相位同步波形中抽取相位信息。在直接相位检测中，可以对第一频率上的时钟相位与基准波形的相位进行比较；以及在间接相位检测中，可以对比第一频率高的第二频率上的时钟相位与相位同步波形生成电路的输出进行比较。通过对时钟和外部提供的数据之间的相位差进行检测，可以进行直接相位检测；以及通过对时钟和与外部提供的数据同步的数据时钟之间的相位差进行检测，可以进行间接相位检测。该时钟生成器还可以包括时钟相位调整电路，用于根据由多个相位检测单元生成的信号，对时钟相位进行调整，其中，对于多个相位检测单元的各输出，影响时钟相位的响应速度特性可以不同。对于用于发送数据时钟的一条数据时钟线，可以在多条数据线上发送数据；数据时钟线和数据线各自可以设有时钟生成电路；设置在数据时钟线上的时钟生成电路可以对由时钟生成电路生成的时钟和数据时钟之间的相位差进行检测，根据所检测的相位差的值来对时钟相位进行调整，把用于对相位进行调整的控制信号提供给设置在各数据线上的时钟生成电路，以及根据所提供的控制信号并根据用于表示在时钟和数据线上的数据之间的相位差的信号来生成时钟控制信号。与数据时钟相位的增加率对应的值可以根据从与数据时钟线相关的相位检测单元获得的相位信息来获得，并且可以被提供给各数据线上的时钟相位调整电路，在该调整电路中，根据与该值有关的信息以及与时钟和数据线上的数据之间的相位差有关的信息，对时钟相位进行调整。时钟相位检测可以使用以下两者来进行，即相位差检测电路，用于对外部基准时钟与由时钟生成电路生成的时钟进行比较，并对这两者之间的相位差进行检测；以及相位检测电路，用于当从时钟生成电路输出的时钟被提供给PLL或DLL时，对PLL或DLL的相位进行检测。从在外部基准时钟和由时钟生成电路输出的时钟之间的相位比较获得的值可以用于使用一个较长时间常数来对时钟生成电路的相位进行控制，并且从PLL或DLL的相位检测电路获得的相位信息可以用于使用一个较短时间常数来对时钟生成电路的相位进行控制。并且，根据本专利技术，还提供了一种时钟生成器，该时钟生成器包括第一相位比较器，用于在外部提供的基准信号和内部时钟之间进行相位比较；相位同步时钟生成电路，用于生成与基准信号相位同步并且时钟迁移率比基准信号高的比较时钟；第二相位比较器，用于在比较时钟和内部时钟之间进行相位比较；加法器，用于对从第一相位比较器获得的第一相位差信息和从第二相位比较器获得的第二相位差信息进行求和；以及内部时钟生成电路，用于生成根据加法器的输出来调整其相位的内部时钟。该时钟生成器还可以包括低通滤波器，用于使第一相位比较器的输出中包含的低频能够通过其自身被发送并被提供给加法器；以及高通滤波器，用于使第二相位比较器的输出中包含的高频能够通过其自身被发送并被提供给加法器。基准信号可以是外部提供的基准时钟，并且可以通过使基准时钟倍增来生成内部时钟。相位同步时钟生成电路可以是倍增电路。基准信号可以是外部提供的数据，并且内部时钟可以是用于接收该数据的时钟。针对在多条数据线上并行发送的数据，基准时钟可以是在一条数据时钟线上发送的数据时钟；内部时钟可以被生成为用于接收在多个数据线上发送的各数据的多个数据接收时钟；可以为数据时钟线没置一个第二相位比较器；可以为多条数据线中的各数据线设置一个第一相位比较器、加法器以及内部时钟生成电路；各加法器可以对从与之相关的第一相位比较器获得的第一相位差信息和从第二相位比较器获得的第二相位差信息进行求和；以及各内部时钟生成电路可以生成根据与之相关的加法器的输出来调整其相位的内部时钟。附图说明通过参照附图，从如下对优选实施例所作的说明，可以更清楚地了解本专利技术，在附图中图1是示出现有技术时钟生成器的一例的方框图；图2是示出根据本专利技术的时钟生成器的基本构成的方框图；图3是示出根据本专利技术的时钟生成器的第一实施例的方框图；图4是示出图3的时钟生成器中的2倍增电路的一例的电路图；图5是示出根据本专利技术的时钟生成器的第二实施例的方框图；图6是概念性示出根据本专利技术的时钟生成器的第三实施例的方框图； 图7是示出根本文档来自技高网...

【技术保护点】
一种时钟生成器，该时钟生成器包括：第一相位比较器，用于在外部提供的基准信号和内部时钟之间进行相位比较；相位同步时钟生成电路，用于生成与基准信号相位同步并且时钟迁移率比基准信号高的比较时钟；第二相位比较器，用于在比较时钟和内部时钟之间进行相位比较；加法器，用于对从所述第一相位比较器获得的第一相位差信息和从所述第二相位比较器获得的第二相位差信息进行求和；以及内部时钟生成电路，用于生成根据所述加法器的输出来调整其相位的内部时钟。

【技术特征摘要】
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【专利技术属性】
技术研发人员：田村泰孝，
申请(专利权)人：富士通株式会社，
类型：发明
国别省市：JP[日本]