产生多个多相位时钟信号的模块化数字锁定环及其方法技术

本发明专利技术提供一种能够产生多个多相位时钟信号以用于嵌入式ＤＲＡＭ系统与芯片时序同步的模块化数字锁定环（ＤＬＬ）结构。该结构包括：单芯频率锁定电路，包括具有控制逻辑的延迟元件和能够将ＤＬＬ系统时钟频率锁定到外部参考时钟的锁定电路；和能够使多个内部时钟信号与外部参考时钟的任何相位同步的多个次级锁相环电路。

【技术实现步骤摘要】

本专利技术一般涉及要求产生多时序(时序信号)的任何DLL(数字锁定环)结构，更具体地说涉及用于能够产生任何所要求数量的eDRAM(嵌入式动态随机存取存储器)的eDRAM的简单模块化DLL结构。本专利技术一般可适用于要求产生多时序的任何DLL(数字锁定环结构，并且可适用于一般例如提供存储器阵列芯以及输入和输出数据的时序的存储器产品，包括嵌入式和非嵌入式DRAM和SRAM(静态随机存取存储器)和存储器控制器。
技术介绍
DLL(数字锁定环)结构经常用于产生所要求的时序信号；然而，为容纳多个时序信号使用几个DLL在芯片的硬件成本方面非常昂贵。对于本领域ASIC(专用集成电路)的当前状态的嵌入式DRAM设计，需要能够产生任何所要求数量的嵌入式DRAM时序的简单结构。附图1所示为在存储器产品中使用的典型的已有技术的DLL实施方案，附图2所示为附图1的已有技术的DLL实施方案的操作的时序波形。参考附图1，可变延迟线1用于使所进入的时钟信号边沿延迟所需的量。可变延迟线通常包括可变数量的固定延迟元件或固定数量的可变延迟元件。通常，模拟电路2用于确定内部时钟需要在下一时钟边沿前多少转变。这在附图2中通过设计模拟延迟说明，该模拟延迟显示Result时钟的时钟边沿在Out时钟的时钟边沿之前转变给定的时间。在同步芯片设计中普遍要求同步电路的输出与外部时钟边沿对齐或一致。模拟电路提供了作为寄生电路延迟的模拟的固定时间延迟，并且用于确定何时驱动模拟电路输入以使模拟电路输出和同步电路输出与外部时钟适当地对齐。来自模拟电路2的输出信号Out应该相对于主时钟信号In被延迟360°，如附图2所示，其中设计总延迟＝1个周期。通过相位比较电路3比较主时钟输入信号In和来自模拟电路2的输出信号Out，相位比较电路确定延迟是否相对于360°的延迟相移太小或者太大。相位比较电路的输出通过可变延迟线1输送到增加或降低延迟的控制电路4。在锁定该系统的相位时，输出信号Result将是在下一时钟周期In之前理想的模拟电路延迟。然后这个可例如用于定时来自电路的输出数据。应该注意标准DLL实施方案仅能使用一个模拟电路，并且仅仅提供单个输出时序信号Result。
技术实现思路
本专利技术提供一种能够产生任何数量的多时序信号的单DLL结构。本专利技术提供一种能够产生多个多相位时钟信号、以用于嵌入式DRAM系统与芯片时序同步的模块化数字锁定环(DLL)结构。该结构包括单芯频率锁定电路，该单芯频率锁定电路包含具有控制逻辑的延迟元件和能够锁定DLL系统锁定频率到外部时钟的锁定电路；该结构还包括能够使多个内部时钟信号与外部时钟的任何相位同步的多个次级锁相环电路。附图说明结合附图，参考下文对本专利技术的几个实施例的详细描述，本领域的普通技术人员将会更容易理解用于产生多时序的模块化DLL结构的本专利技术的前述目的和优点，在几幅附图中相同的参考标号表示类似的元件附图1所示为在存储器产品中使用的典型已有技术的DLL实施方案。附图2所示为附图1的已有技术的DLL实施方案的创作的时序波形说明性附图。附图3所示为依照本专利技术的实例性DLL结构，该DLL结构能够产生所要求的任何数量的时序信号并且包括单芯频率锁定块和任何数量的次级锁相块。附图4所示为表示本专利技术的操作的模块化的DLL结构时序信号。具体实施例方式本专利技术提供了一种能够产生所要求的任何数量的时序信号并包括单芯频率锁定块和任何数量的次级锁相块的模块化DLL结构。本专利技术的一个实例性应用涉及在嵌入式DRAM上产生时序信号，尤其是嵌入式DRAM芯阵列时序，其中时钟的占空度包括总的占空度的有效部分或百分比、和总的占空度的恢复部分或百分比，在有效部分和恢复部分之间的相对相位必须得到精确的控制。附图3所示为依据本专利技术的实例性DLL结构，该DLL结构能够产生所要求的任何数量的时序信号并且包括单芯频率锁定块和任何数量的次级锁相块。这个单芯频率锁定块(在附图3中指定为FREQ锁定)具有系统时钟CLK输入和输出指定CLK相位抽头。单芯频率锁定块可以包括在附图1中所示的DLL电路，没有模拟电路，以使该电路包括具有延迟元件、延迟元件控制和将DLL锁定到系统时钟频率的锁定电路的DLL。然后单芯频率锁定块的DLL随着环境的条件的变化继续更新频率锁定，在整个操作中产生非常精密匹配的时钟。传统的DLL将模拟电路并入到主DLL延迟元件中，要求多个DLL以形成多模拟路径延迟，而本专利技术的主频率锁定芯块没有在其中并入模拟电路，因此不要求多个DLL以形成多模拟路径延迟。使用频率锁定芯块FREQ锁定，以产生能够被分别调节相位的多个不同的时钟相位，以用于任何数量的模拟路径延迟。频率锁定芯块FREQ锁定的延迟元件本身被设计成产生被指定为CLK相位抽头的输出，该输出包括将整个360度时钟周期均匀分为n度步长(例如在n＝64时，分为5.625度的步长，但n可以是任何所需的数量)的一系列相位抽头点。延迟元件可以包括固定数量的可变延迟元件，在包括提供0至63个抽头点的固定数量可变延迟元件的一个设计实施例中，每个间隔5.625度。附图3所示为三个实例性次级锁相块、具有通过模拟电路引入的固定时间延迟并产生次级输出时钟DOCLK的上部次级锁相块、和没有通过模拟电路引入的固定时间延迟但分别产生次级输出时钟PCLK和SDCLK的两个下部次级锁相块，所示的次级锁相块可以包括模拟电路或者不取决于特定的应用。对于给定的时钟边沿，通过每个次级锁相块可以选择0至63个抽头点中的任何一个，以便定时特定的DRAM阵列时序(即，有效/预充电、信号形成、数据输出时钟等)。所示最基本的次级锁相块为产生时钟输出PCLK的中间次级锁相块。次级锁相块包括一个称为“相位锁定(Phase Lock)”的块，该块选择0至63个抽头中的特定一个并将它传递给指向锁存器L的D端口且标记为“Tap(抽头)”的输出。所述“相位锁定”可以包括选择0至63个输入中的一个的MUX和用于产生计数并在如下操作中控制MUX的序列发生器和控制逻辑。锁存器L也在如＞所示的其时钟端口处接收相同的输入系统时钟CLK(作为用于芯频率锁定块的输入)，并连同在其D端口处接收的时钟一起使用，以产生输出到锁相器的DN(下)控制的输出。在操作中，次级锁相块在单个步骤中从0朝63上计数。在每个步骤中，在锁存器L的端口＞的系统CLK上升边沿使锁存器L采样D端口，这个操作一直持续直到在锁存器的D端口处的时钟的上升边沿上的低至高的转变经过在系统CLK的上升边沿上的低至高的过渡。然后计数减1，然后计数停留在两个上升边沿紧密地一致的计数附近。例如，假设计数从0开始，朝上递增1，对于每个计数0至40，D端口的采样产生低信号，然后在41的计数时，D端口的采样产生高信号。计数减到40，然后在两个上升边沿一致时计数停留在40上。40的计数是“相位锁定”的且标记为“偏移(Offset)”的数字输出，它是输入到选择并通过可能的0至63个时钟中的40个时钟作为在PCLK上输出的MUX(多路转换器)的抽头选择(Tap Select)。产生时钟SDCLK的下部次级锁相电路将标记为+的加法器插入到上文解释的基本设计中，该加法器在输出偏移(Offset)和输入抽头选择(Tap Select)之间，并简单地使相位递本文档来自技高网...

【技术保护点】
一种用于产生多个多相位时钟信号的模块化数字锁定环（ＤＬＬ）结构，包括：单芯频率锁定电路，包括延迟元件、相位比较电路和延迟控制电路，用于将该单芯频率锁定电路锁定到一外部参考时钟；多个次级锁相电路，每个从单芯频率锁定电路中接收输出，用于使多个内部时钟信号与外部参考时钟的多个经选择的相位中的一个同步。

【技术特征摘要】
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【专利技术属性】
技术研发人员：凯文W格尔曼，达伦L阿南德，
申请(专利权)人：国际商业机器公司，
类型：发明
国别省市：US[美国]