使用双模数交错的锁相环噪声滤波制造技术

本发明专利技术涉及使用双模数交错的锁相环噪声滤波。一般而言，本发明专利技术通过交错除法模数，在使用双模数预定标器的ＰＬＬ内实现噪声传播。在给定周期内，不是连续计算“一位”和“十位”。而是交错一位和十位。在本发明专利技术的一种实施方式中，对Ｒ计数加倍，然后在高状态和低状态之间反转Ｒ计数器的输出。（Ｑ计数器保持不变。）在本发明专利技术的另一种实施方式中，根据比率ｑ∶ｒ交错一位和十位。通过按上述方式交错模数，达到在更广的频率范围内传播双模数预定标器的输出信号产生的噪声的目的。从而特别在基准频率的频带内，大大降低预定标器噪声电平。（*该技术在2020年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及锁相环(PLL)。
技术介绍
实际上，所有现代信号发生器和无线通信设备都广泛使用PLL。图1表示一种公知PLL。将基准频率fin应用于相位或相位/频率检测器，其中将根据PLL的输出频率信号fout导出的反馈信号应用于检测器。检测器生成一个误差信号，利用环路滤波器过滤误差信号。将环路滤波器的输出信号应用于电压可控振荡器(VCO)，后者生成输出频率信号fout。通常，一个可编程除以N计数器划分输出频率信号fout，以生成一个应用于检测器的较低频率信号。这样，生成一个为基准频率若干倍的输出频率信号。通常用CMOS实现除以N计数器。然而，在甚高频(如蜂窝无线电话中使用的频率)，很快超过最快速CMOS电路的速度能力。在本例中，通常使用双模数预定标器，其中一个分配模数(P)与另一个分配模数(P-1)之间的差值为1。在图2所示的结构中，高速(如，ECL)双模数计数器后跟一个低速(如，CMOS)可编程计数器。低速计数器控制经由模数控制信号MC，控制双模数预定标器中的哪个模数在给定时间内有效。通过使用许多模数，获得所有范围内的有效除数。图3表示此类电路的一种构造，其中双计数器后跟一对低速(如，CMOS)可编程计数器。在图3的电路中，基准频率和输出频率的关系为f＝N·fin＝(QP+R)fin ＝((Q-R)P+R(P+1))fin其中Q为整除N/P的商，R为整除N/P的余数。值Q用于预置“十位”计数器(如此称谓的原因在于其作用是乘以模数P)，而R用于预置“一位”计数器(其作用不是乘以模数)。值Q必须大于等于值R。借助以上限制，为保证连续覆盖使用以上电路的可能整数除数N而实现的最小标度比通常为P(P-1)。例如，假定使用10/11双模数预定标器(P＝10)，并且所需输出频率为基准频率的197倍。通过使用上述公式，Q可以为19，R可以为7。(注意，R＜P总是成立。)将以上各值预置到各计数器中。通过将一个非零值加载到R计数器中，在循环开始时，将双模数预定标器设置为除以P+1。(由基准频率的倒数确定循环周期。)双模数预定标器的输出对两个计数器计时。当R计数器为零时，停止计数，并将双模数预定标器设置为除以P。然后仅对Q计数器计时。图4表示此类循环。当Q计数器为零时，再次将初始值加载到计数器中，并且下一个循环开始。在以上电路中，用于控制双模数预定标器模数控制信号可能在基准信号的频带内产生大量噪声，其原因在于模数信号的周期等于PLL基准信号的周期。正如图3所示，也许寄生电容将该噪声耦合到VCO输入，从而引起频率波动。另外，将该噪声输入到双模数预定标器中，会引起预定标器的输入阻抗变化，导致VCO附近的频率牵引。正如图3中的虚线所示，为了减轻频率牵引，可以缓冲到达双模数预定标器的VCO的输出信号。上述缓冲处理增加了PLL的尺寸和复杂性。使用各种过滤策略来解决上述噪声问题。上述问题的有效的、低成本的解决方案仍然是一个长期存在的需要。
技术实现思路
一般而言，本专利技术通过交错除法模数，在使用双模数预定标器的PLL内实现噪声传播。在给定周期内，不是连续计算“一位”和“十位”。而是交错一位和十位。在本专利技术的一种实施方式中，对R计数加倍，然后在高状态和低状态之间反转R计数器的输出。(Q计数器保持不变。)在本专利技术的另一种实施方式中，根据比率q∶r交错一位和十位。通过按上述方式交错模数，达到在更广的频率范围内传播双模数预定标器的输出信号产生的噪声的目的。从而特别在基准频率的频带内，大大降低预定标器噪声电平。具体的，本专利技术提供了一种操作具有至少一个模数P并且通过对所应用的频率信号的转换进行计数而被控制的多模数预定标器的方法，包括确定除法操作N/P的至少一个整数部分Q和一个余数部分R，其中所需输出频率为输入基准频率的N倍；在至少一部分模数控制信号中，使模数控制信号在高状态和低状态之间交替变化，从而使模数控制信号处于给定状态的最大计数小于R。本专利技术还提供了一种多模数预定标器和有关控制电路，通过对所应用的频率信号的转换进行计数而被操作，包括第一计数器，包括用于存储第一预置计数值的装置，用于对所应用频率的转换进行；以及第二计数器，包括用于存储第二预置计数值的装置，用于对所应用频率的转换进行计数；其中在计数预置计数值期间，至少一个所述计数器生成一个转换多次的输出信号。本专利技术还提供了一种操作多模数预定标器的方法，包括按周期控制至少一个第一模数和第二模数之间的选择，使得在一个周期上，预定标器在该周期的第一部分中用第一模数除所应用的频率信号，而在该周期的第二部分中用第二模数除所应用的频率信号；以及按子周期控制至少所述第一模数和第二模数之间的选择，使得在一个子周期上，预定标器在该子周期的第一部分中用第一模数除所应用的频率信号，而在该子周期的第二部分中用第二模数除所应用的频率信号。本专利技术还提供了一种操作锁相环的方法，锁相环接收一个基准频率并生成一个输出频率，该锁相环包括一个多模数预定标器，该方法包括以下步骤对所需输出频率确定一个周期的第一部分，该第一部分由输入频率的倒数确定，在该第一部分内使用第一模数，并确定该周期的第二部分，在第二部分内使用第二模数；以及控制所述第一或第二模数，以在一个周期内多次改变模数，从而获得所需输出频率。本专利技术还提供了一种用于多模数预定标器的控制电路，包括一个对R计数的R计数器，该计数器每当r计数器完成一个r次计数的循环时计数一次；一个对Q计数的Q计数器，该计数器每当q计数器完成一个q次计数的循环时计数一次；以及一个控制电路，该电路依次重复选择用于所述r次计数的第一模数和用于所述q次计数的第二模数。本专利技术还提供了一种锁相环，包括一个基准频率信号；一个与基准频率信号耦合的检测器；一个与检测器的输出信号耦合的环路滤波器；一个与环路滤波器的输出信号耦合的可控振荡器，可控振荡器生成一个输出频率信号；以及一个分频电路，该电路响应所述输出频率信号，生成一个作用于所述检测器的反馈信号，该分频电路包括一个多模数预定标器；一个对R计数的R计数器，该计数器每当r计数器完成一个r次计数的循环时计数一次；一个对Q计数的Q计数器，该计数器每当q计数器完成一个q次计数的循环时计数一次；以及一个控制电路，该电路依次重复选择用于所述r次计数的第一模数和用于所述q次计数的第二模数。附图说明通过连同附图阅读以下说明，将更加理解本专利技术。其中附图为图1是使用除以N计数器的常规PLL的框图；图2是使用双模数预定标器的常规PLL的框图；图3是图2所示电路的一种实现方式的详细框图；图4是一个时序图，表示图2的PLL的操作；图5表示根据本专利技术之某一实施方式的本专利技术的原理；图6是根据本专利技术之某一方面的PLL的框图；图7是一个时序图，表示图6的PLL的操作；图8是一个波形，表示使用常规PLL电路的噪声电平；以及图9是一个波形，表示使用本PLL电路的噪声电平。具体实施例方式通过改变复杂化程度和复杂性，可以以各种方式应用本专利技术的模数交错技术。图5表示一种简单但有效的模数交错实现方式。在该实现方式中，保持Q计数和Q计数器不变。将R计数加倍，并反转R计数器。例如，当计数器输出保持低状态达15个计数时，R计数通常为15，则将该计数加倍为30。反转计数器输出，即低状态1个计数，高状态1一本文档来自技高网...

【技术保护点】
一种多模数预定标器和有关控制电路，通过对所应用的频率信号的转换进行计数而被操作，包括：第一计数器，包括用于存储第一预置计数值的装置，用于对所应用频率的转换进行；以及　第二计数器，包括用于存储第二预置计数值的装置，用于对所应用 频率的转换进行计数；其中在计数预置计数值期间，至少一个所述计数器生成一个转换多次的输出信号。

【技术特征摘要】
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【专利技术属性】
技术研发人员：布赖恩桑德，小厄尔W麦丘恩，
申请(专利权)人：特罗皮亚恩公司，
类型：发明
国别省市：US[美国]